FPGA與DDR3 SDRAM的接口設計

    DDR3 SDRAM內存的總線(xiàn)速率達到600 Mbps to 1.6 Gbps (300 to 800 MHz)，1.5V的低功耗工作電壓，采用90nm制程達到2Gbits的高密度。這個(gè)架構毫無(wú)疑問(wèn)更快、更大，每比特的功耗也更低，但是如何實(shí)現FPGA和DDR3 SDRAM DIMM條的接口設計呢？

　　關(guān)鍵字：均衡（leveling）

　　如果FPGA I/O結構中沒(méi)有包含均衡功能，那么它與DDR3的連接將會(huì )很復雜，需要有很多外圍器件包括延遲線(xiàn)及相關(guān)控制。

　　均衡的定義和重要性

　　為了提高高速電路的信號完整性，JEDEC通過(guò)時(shí)鐘和命令/地址線(xiàn)定義了fly-by端接方案，它通過(guò)在時(shí)鐘和數據間人為的加入走線(xiàn)擺率（flight-time skew）來(lái)降低共同切換噪聲（SSN）。

　　走線(xiàn)擺率可以達到0.8tCK，這個(gè)寬度導致無(wú)法確定在哪兩個(gè)時(shí)鐘周期獲取數據，因此，JEDEC為DDR3定義了校準功能，它可以使控制器通過(guò)調整每byte的時(shí)序來(lái)補償走線(xiàn)擺率。

　　目前的FPGA在連接雙倍速S  
DRAM內存時(shí)都有很多功能，但是如何與最新的DDR3連接還需要一個(gè)新的調整方案。

　　FPGA I/O結構

　　高性能的Altera Stratix III 系列FPGA的I/O速率最高可以達到400MHz（800Mbps）。

　　讀均衡

　　讀操作時(shí)內存控制器必須補償fly-by內存拓撲所引起的延時(shí)，此時(shí)不僅僅要考慮數據通路上的I/O延時(shí)，還需要1T（用來(lái)保存一個(gè)完整雙數據周期數據的寄存器）和負沿寄存器來(lái)對準和調整所有的數據。每一個(gè)DQS需要獨立去調整resync時(shí)鐘的相移。

　　最初，每一個(gè)獨立的DQS看上去相移90