基于ispLSI器件的線(xiàn)陣CCD時(shí)序發(fā)生器設計

摘    要：本文介紹了線(xiàn)陣CCD的時(shí)序邏輯，分析了時(shí)序發(fā)生器的組成原理及工作過(guò)程；并詳細論述了基于ispLSI1016、利用Synario對CCD時(shí)序發(fā)生器進(jìn)行的設計、編譯，且進(jìn)行了功能仿真。
關(guān)鍵詞：線(xiàn)陣CCD；時(shí)序發(fā)生器；在系統可編程；ispLSI器件
引言
CCD驅動(dòng)電路的設計是CCD應用的關(guān)鍵問(wèn)題之一。由于不同廠(chǎng)家生產(chǎn)的CCD的驅動(dòng)時(shí)序不盡相同，同一廠(chǎng)家不同型號的CCD驅動(dòng)時(shí)序也不完全一樣，因此CCD用戶(hù)必須面對驅動(dòng)電路的設計問(wèn)題。以往采用不同功能的數字芯片搭成的驅動(dòng)電路，調試困難，靈活性較差。而采用EPROM設計驅動(dòng)時(shí)序，雖然設計的系統性能穩定，但是器件要工作還需要地址發(fā)生器，不但增大電路板面積，存儲的數據也不能在系統修改。本文以TCD1208AP為例，說(shuō)明CCD時(shí)序發(fā)生器的設計原理，基于在系統可編程(ISP)技術(shù)和ispLSI器件實(shí)現了系統設計和仿真。ispLSI系列器件提供編程口，可直接修改其內部程序。

CCD的時(shí)序分析
二相線(xiàn)陣CCD圖像傳感器TCD1208AP，時(shí)序關(guān)系如圖1所示。需要4路驅動(dòng)信號，即：轉移信號SH，脈沖寬度標準值為1000ns，其周期為光信號積分時(shí)間；復位信號RS，時(shí)鐘頻率標準值為1MHz，復位一次輸出一個(gè)信號；兩相移位時(shí)鐘信號F1與F2，時(shí)鐘頻率標準值為0.5MHz。TCD1208AP是2160像元CCD，正常工作時(shí)，要輸出52個(gè)虛設單元(含暗電流信號)信號。因為該器件是兩列并行傳輸，所以在一個(gè)周期內至少要有1106個(gè)F1脈沖，即TSH>1106T1。時(shí)序圖中需要特別關(guān)注的是SH與F1、F2的關(guān)系，當SH高電平期間，CCD積累的信號電荷包通過(guò)轉移柵進(jìn)入移位寄存器。這期間，移位脈沖F1、F2要求保持一個(gè)高和低的電平狀態(tài)。其中SH與F1時(shí)序關(guān)系如圖2。

ISP技術(shù)及ispLSI器件
在系統可編程打破了傳統可編程邏輯器件(PLD)的局限，使硬件設計變得象軟件一樣易于修改，從而縮短了系統的調試周期，而且不需要編程器，更不需要編程高壓。
ispLSI系列器件是Lattice公司推出的高性能大規?？删幊踢壿嬈骷?，集成度在1000門(mén)到25000門(mén)之間，引腳至引腳延時(shí)最小可達3.5ns，系統工作速度最高可達180MHz。ispLSI1016由可編程宏邏輯單元組成，而每個(gè)宏邏輯單元既可以定義成組合邏輯，又可以定義成時(shí)序邏輯。它有2000個(gè)等效邏輯門(mén)，32個(gè)通用I/O單元能定義成輸入、輸出、三態(tài)或雙向端口，另外還有4個(gè)專(zhuān)用的時(shí)鐘輸入端。

CCD時(shí)序發(fā)生器的設計
基于ispLSI1016的設計流程
Synario軟件能夠支持ispLSI器件的設計、編譯和邏輯模擬，能夠進(jìn)行原理圖輸入和ABEL-HDL硬件描述語(yǔ)言輸入，并且還提供了功能仿真器，可以用報告形式或波形觀(guān)察器檢查仿真結果。Synario的混合式設計輸入方式允許在同一器件的設計中同時(shí)采用原理圖、高級語(yǔ)言、真值表和狀態(tài)機輸入方式?；趇spLSI1016器件設計CCD時(shí)序發(fā)生器時(shí)，邏輯設計流程包括下列步驟：設計輸入、設計實(shí)現、器件編程、設計校驗等。
* 設計輸入：首先按CCD時(shí)序發(fā)生器的原理將其分成高低幾個(gè)邏輯關(guān)系層。利用模塊化的設計方法，對各部分邏輯關(guān)系使用原理圖與硬件描述語(yǔ)言混合進(jìn)行描述。
* 設計實(shí)現：從設計輸入文件到熔絲圖文件的編譯實(shí)現。包括：邏輯、合并、映像、布局、布線(xiàn)、生成編程數據文件(JEDEC)。為方便設計需要，使用軟件的引腳鎖定功能將信號連接在指定的引腳上。除端口鎖定需人工干預外，所有的布局和布線(xiàn)過(guò)程均可自動(dòng)完成。
* 器件編程：把JEDEC形式的文件傳送到器件中。ispLSI的編程和改寫(xiě)由片內的狀態(tài)機控制，狀態(tài)機的輸入即為片內的5個(gè)編程接口信號。
* 設計校驗：設計校驗過(guò)程與設計過(guò)程是同步進(jìn)行的，針對設計輸入、設計實(shí)現和器件編程，設計校驗可分為前仿真、后仿真和實(shí)驗驗證三個(gè)部分。在設計輸入階段，進(jìn)行的功能仿真驗證邏輯功能，所以又稱(chēng)功能仿真；后仿真又叫時(shí)延仿真，是在選擇了具體器件并完成布局布線(xiàn)后進(jìn)行的定時(shí)關(guān)系仿真。
設計實(shí)現與仿真
時(shí)序發(fā)生器電路如圖3所示，4MHz時(shí)鐘信號CLK經(jīng)4分頻及邏輯組合電路產(chǎn)生頻率為1MHz的復位脈沖RS和A/D控制信號AD_CLK(采樣脈沖)；再經(jīng)2分頻產(chǎn)生0.5MHz的計數脈沖。這個(gè)計數脈沖送入計數器CBU13，CBU13是13位計數器，此模塊由ABEL-HDL硬件描述語(yǔ)言編寫(xiě)完成。根據CCD時(shí)序分析，計數器最低計數值為1106，增加計數值就延長(cháng)了積分時(shí)間；計數器計滿(mǎn)則產(chǎn)生轉移脈沖控制信號SH。CBU13的功能就是完成積分時(shí)間控制，即通過(guò)計數器輸出控制邏輯，產(chǎn)生SH信號和兩相移位脈沖信號的控制信號CA，信號CA與計數脈沖經(jīng)過(guò)與邏輯就得到F2(F2)，而F2取反就得到F1(F1)。信號CA主要是控制SH高電平時(shí)與F1(F1)的關(guān)系，如圖2所示。具體設計時(shí)，只需當計數器滿(mǎn)時(shí)讓組合邏輯電路產(chǎn)生一個(gè)持續時(shí)間為1個(gè)計數周期以上的高電平信號(其它時(shí)間為低電平)，就可作為SH。另外產(chǎn)生一個(gè)持續時(shí)間≥2個(gè)計數脈沖周期的低電平信號，這個(gè)信號和0.5MHz的計數脈沖經(jīng)過(guò)與門(mén)后就得到需要的F2。
時(shí)序發(fā)生器設計完成后，經(jīng)過(guò)軟件仿真，得到如圖4所示的波形，圖中所示的時(shí)序關(guān)系滿(mǎn)足圖1的要求。用Synario軟件設計驅動(dòng)電路時(shí)，可以采用原理圖、ABEL-HDL等多種方式。設計CCD驅動(dòng)電路時(shí)，先將系統劃分為不同的功能模塊，功能復雜的模塊均采用硬件描述語(yǔ)言設計。因為應用時(shí)只需根據具體CCD器件的要求修改積分時(shí)間等參數即可，如果采用原理圖則需修改連接線(xiàn)路。

 結語(yǔ)
CCD驅動(dòng)電路一般有四種設計方法，分別為存儲器驅動(dòng)、IC驅動(dòng)、單片機驅動(dòng)、以及可編程邏輯器件驅動(dòng)。采用ispLSI器件設計CCD時(shí)序發(fā)生器，使得電路由原來(lái)復雜的設計變成主要只用一片ispLSI1016來(lái)實(shí)現。獨立的單元測試與系統聯(lián)調結果均表明：采用ISP技術(shù)實(shí)現CCD時(shí)序發(fā)生器，提高了系統的集成度；系統抗干擾能力和穩定性也增強了；同時(shí)還使設計與調試周期縮短至小時(shí)數量級?！?/P>

參考文獻
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作者簡(jiǎn)介：
張智輝，北京郵電大學(xué)信息工程學(xué)院博士。主要從事信息安全、信號檢測技術(shù)的研究。