自上而下直到物理實(shí)現的DSP設計流程

引言
世界正處于高科技下一波快速增長(cháng)的開(kāi)端， DSP已經(jīng)成為業(yè)界公認的、將按指數增長(cháng)的技術(shù)焦點(diǎn)。目前，大多數DSP設計已經(jīng)能在半導體生產(chǎn)商(如T1、ADI、Freescale等)提供的通用DSP芯片上實(shí)現。通用處理器的價(jià)格相對比較便宜，并且有高質(zhì)量和廉價(jià)的編程工具、方便快速實(shí)現DSP算法的支持，但開(kāi)發(fā)人員更希望在原型創(chuàng )建和調試過(guò)程中能進(jìn)行重新編程。

圖1  通用DSP處理器的性能與通信領(lǐng)域需要的DSP處理性能的比較

速度的需要
現在，對電子系統的性能要求已經(jīng)超過(guò)了通用DSP處理器的能力。圖1顯示了由寬帶網(wǎng)絡(luò )市場(chǎng)驅動(dòng)的對DSP算法的性能需求與通用DSP處理器性能的差異?？梢钥闯鐾ㄓ肈SP的性能容量與新的寬帶通信技術(shù)的需求之間的差距正以指數速率擴大。
傳統上DSP開(kāi)發(fā)者可以獲得的改變通用DSP處理器性能的唯一方法就是將DSP算法注入到ASIC中，以達到加速硬件的目的。然而這種ASIC的解決方法實(shí)現起來(lái)非常困難，而且在A(yíng)SIC上實(shí)現DSP算法是以犧牲可重編程的靈活性為代價(jià)的，同時(shí)還需要大量的非重復設計費用、漫長(cháng)的原型初始化，以及購買(mǎi)大量昂貴的集成電路設計工具等。
隨著(zhù)先進(jìn)的FPGA架構如Xilinx Virtex-II和Altera Stratix-II的引入，DSP設計者可以獲得一種把通用DSP處理器的所有優(yōu)點(diǎn)與ASIC的先進(jìn)性能綜合在一起的新型硬件。這些新型的FPGA架構可以?xún)?yōu)化DSP的實(shí)現，并能提供滿(mǎn)足現今電子系統所必需的處理能力。
FPGA的優(yōu)越性表現在它能允許DSP設計者做到“使結構適應算法”，設計者能夠根據實(shí)現系統性能的需要最大限度地使用FPGA內部的并行資源。而在通用DSP處理器中資源是固定的，因為每個(gè)處理器只包含一些數量有限的類(lèi)似乘法器一樣的基本運算功能，設計者必須做到“使算法適應結構”，因而無(wú)法達到在FPGA中能夠獲得的性能。

圖2  全球DSP收入預測

半導體工業(yè)的亮點(diǎn)
圖2顯示了整個(gè)DSP市場(chǎng)和片內算法市場(chǎng)(由FPGA、結構化ASIC和ASIC幾部分組成)的年收入預測。其中，DSP片內算法市場(chǎng)今后三年內將以高于42%的年增長(cháng)率增長(cháng)，是整個(gè)半導體領(lǐng)域增長(cháng)最快的部分。
現在DSP的設計團隊所面臨的挑戰和二十世紀九十年代ASIC的設計者所面臨的類(lèi)似—DSP開(kāi)發(fā)組如何用目標FPGA的設計方法代替通用DSP；如何去開(kāi)發(fā)所需要的新的設計技巧；如何完善公司的設計流程；怎樣才能提出新的DSP算法的實(shí)現方法，同時(shí)又不危及當前產(chǎn)品的開(kāi)發(fā)計劃?；蛟S更重要的是，管理者怎樣才能夠使災難性結果發(fā)生的可能性降低到最小。
AccelChip公司認為DSP的未來(lái)取決于新型設計方法的采用，而這種方法必須能使公司滿(mǎn)足DSP市場(chǎng)對上市時(shí)間、成本的苛刻要求。和ASIC、FPGA的產(chǎn)生一樣，對DSP變革的方式就是采用真正的、自上而下的設計流程。

圖3 傳統的DSP設計流程

傳統自上而下的設計流程
傳統上，DSP設計被分為兩種類(lèi)型的工作：系統/算法的開(kāi)發(fā)和軟/硬件的實(shí)現。這兩類(lèi)工作是由完全不同的兩組工程師完成，通常這兩個(gè)組在各自的接口之間被相對分開(kāi)。算法開(kāi)發(fā)者在不考慮系統的結構或軟/硬件實(shí)現細節的情況下使用數學(xué)分析工具來(lái)創(chuàng )建、分析和提煉所需要的DSP算法；系統設計者則主要考慮功能的定義和結構的設計，并保持與產(chǎn)品說(shuō)明及接口標準相一致。軟/硬件設計組采用系統工程師和算法開(kāi)發(fā)人員所建立的規范進(jìn)而完成DSP設計的物理實(shí)現。
一般來(lái)講，細則規范可劃分成很多小的模塊，每個(gè)小模塊分配給各個(gè)成員，他們必須首先理解屬于自己的模塊的功能。
如果DSP算法的目標是FPGA、結構化ASIC或SoC，那么首要任務(wù)就是用Verilog或VHDL等硬件描述語(yǔ)言來(lái)建立一個(gè)RTL模型。這就需要實(shí)現工程師了解通信理論和信號處理以便明白系統工程師提出的細則規范。建立一個(gè)RTL模型和仿真測試平臺常常需要花費一至兩個(gè)月的時(shí)間，這主要是因為需要人工驗證RTL文件和MATLAB模型的準確匹配。RTL模型仿真環(huán)境一經(jīng)建立，實(shí)現工程師就要同系統工程師和算法開(kāi)發(fā)人員進(jìn)行交流，共同分析DSP系統硬件實(shí)現的性能、范圍和功能。
由于系統工程師在算法開(kāi)發(fā)階段無(wú)法看到物理層設計，因此通常會(huì )需要修改原來(lái)的算法和系統結構、更新文字性規范、修改RTL模型和測試平臺以及重新仿真，這些過(guò)程往往需要連續進(jìn)行多次，直到DSP系統的性能要求能夠由硬件實(shí)現為止。接著(zhù)，實(shí)現工程師使用邏輯綜合執行一種標準的FPGA/ASIC自上而下的設計流程，從而將RTL模型映射到門(mén)級網(wǎng)表，并且使用物理設計工具在給定的FPGA/ASIC器件中設置布局網(wǎng)表。圖3給出了基本的片內DSP算法的設計流程，主要由算法開(kāi)發(fā)和硬件實(shí)現兩個(gè)相對分開(kāi)的部分組成。
如上所述，只有花費很長(cháng)的時(shí)間人工建立基于文字規范的RTL模型，才能避免因兩個(gè)設計域(design domains)之間缺乏聯(lián)系而造成設計開(kāi)發(fā)進(jìn)程的延遲，然而對這一設計工程更大的擔心是DSP算法的物理設計是基于硬件工程師對文字規范主觀(guān)的理解。
硬件工程師中缺乏DSP專(zhuān)家，因此常常會(huì )因為對要求功能的曲解而造成災難性的后果。隨著(zhù)DSP復雜度的增加，在人工建立RTL模型的過(guò)程中，產(chǎn)生錯誤已司空見(jiàn)慣。由于相同的錯誤被寫(xiě)入仿真測試平臺中，因此仿真中即便出現多次錯誤也無(wú)法被捕捉到，只有到了原型設計階段，硬件設計錯誤才會(huì )被發(fā)現。

改進(jìn)方法
FPGA/ASIC設計人員采用真正意義上的自上而下的設計方法，最重要的好處之一就是設計數據管理的改善。但是當ASIC和FPGA采用和現有DSP設計相同的自下而上的設計方法時(shí)，由于缺乏單一且有效的設計數據源，將會(huì )引入許多錯誤。因此，在當今的DSP設計中，各個(gè)獨立的設計部門(mén)有義務(wù)使MATLAB模型和人工創(chuàng )建的RTL模型及測試平臺保持同步?？墒侨缜八?，這兩個(gè)團隊很少交流，而且通常在地理位置上也相距很遠。所以管理這些數據變得非常困難。
CoWare在其SPW工具包里提供了一種模塊同步問(wèn)題的解決方案：將輔助模擬設計方法的概念引入硬件設計系統中，從而達到從細則規范到實(shí)現的轉變。在這種方法中，CoWare 建議DSP設計組使用他們具有DSP硬件模型庫的硬件設計系統創(chuàng )建一個(gè)可以執行的規范，從而取代對DSP規范和算法進(jìn)行詮釋的編程語(yǔ)言。
這種方法在消除硬件工程師開(kāi)發(fā)RTL模型時(shí)造成的曲解方面很有優(yōu)勢，但是，它對確保設計數據同步方面還存在不足。由于每次修正模塊都需要人工修改可執行規范，特別在現今復雜度不斷增加和產(chǎn)品上市時(shí)間越來(lái)越短的雙重壓力下，發(fā)生錯誤的可能性將會(huì )大幅增加。

真正自上而下的
DSP設計方法
Accelchip公司的DSP合成工具使用VHDL或Verilog硬件描述語(yǔ)言能夠直接讀出MATLAB模型并自動(dòng)輸出可以合成的RTL模型和仿真測試平臺。通過(guò)連接DSP的兩個(gè)設計域，給DSP設計小組在設計的人力和時(shí)間、曲解的消除、高成本的重復工作、硬件實(shí)現的自動(dòng)驗證，以及系統設計人員和算法開(kāi)發(fā)人員在開(kāi)發(fā)的初期階段進(jìn)行結構探索時(shí)所需要的能力等方面帶來(lái)了很大的簡(jiǎn)化。
Accelchip使硬件設計人員不需要人工創(chuàng )建RTL模型和仿真測試平臺，從而縮短了開(kāi)發(fā)周期，減少了硬件實(shí)現所需要設計人員的數量。而且自動(dòng)建立的RTL模型是目標FPGA器件的“結構化意識”，而不是簡(jiǎn)單的、繼承下來(lái)的RTL模型。建立RTL模型后，其高級綜合工具將創(chuàng )建一個(gè)邏輯綜合的最佳實(shí)現，以確保所產(chǎn)生的門(mén)級網(wǎng)表具有FPGA器件的優(yōu)點(diǎn)。
例如，DSP算法在不同供應商提供的FPGA器件列中實(shí)現，其性能和范圍有很大的差異，這是因為對于不同設備來(lái)講，結構、邏輯資源、布局資源以及布局方法都是不同的。通過(guò)“結構化意識”，Accelchip為DSP設計小組的目標FPGA器件提供了很好的物理實(shí)現。同時(shí)通過(guò)提供容易使用的、自動(dòng)的從MATLAB到硬件實(shí)現的直接路徑，使得DSP系統設計人員和算法開(kāi)發(fā)人員能夠在設計開(kāi)發(fā)初期定義他們的算法。進(jìn)而算法開(kāi)發(fā)人員能夠很快地將MATLAB設計轉換成綜合了性能、范圍、成本和功率優(yōu)點(diǎn)的目標FPGA的門(mén)級網(wǎng)表。有了來(lái)自算法物理實(shí)現的初期或開(kāi)發(fā)周期中的反饋，就意味著(zhù)設計流程后期所做的重復更少，再一次節省了寶貴的時(shí)間和人力。

結語(yǔ)
DSP技術(shù)的重要性日益增加，對其算法的性能要求遠遠超過(guò)了通用性DSP處理器的能力，從而促使DSP實(shí)現小組去尋找硬件的解決方法。FPGA給DSP實(shí)現提供了理想的平臺，Accelchip提供的真正的自上而下的設計方案無(wú)縫地融入了DSP的設計環(huán)境，從而確保了在轉向真正的自上而下的DSP設計方法時(shí)管理風(fēng)險的最小化。(姚玉坤譯)■