13.2A 50mW的帶通SD ADC

電子設計應用2003年第5期

便攜式無(wú)線(xiàn)接收機的主要挑戰是在降低功耗的同時(shí)，使其動(dòng)態(tài)范圍最大化。帶有一對時(shí)間連續，低通模數轉換器(ADC)的直接變頻接收機的功耗很低，但是它也容易造成諸如正交性不很好、DC偏移和低頻失真等問(wèn)題，從而限制了產(chǎn)品的動(dòng)態(tài)范圍。另一方面，一個(gè)二次變頻超外差接收機就沒(méi)有這些限制，但通常由于其復雜性增加，以及需要對較高的中頻(IF)信號進(jìn)行數字化，它的耗電量相對增大。本文介紹了一種頻率范圍在10~300MHz，帶寬 333KHz，動(dòng)態(tài)范圍為90dB的混頻器和時(shí)間連續帶通SD ADC組件。電路的耗電量為50mW，這說(shuō)明低功耗高性能的二次變頻超外差式接收機是可以實(shí)現的。

圖1　兩個(gè)超外差式接收機的后端

圖2　ADC的方框簡(jiǎn)圖

圖3　ADC的電路圖

圖1對將一個(gè)中頻信號進(jìn)行數字化的兩種方法進(jìn)行對比。第一種方法需要幾種大功率的模塊，即，可變增益放大器(VGA)，抗混疊濾波器(AAF)和ADC，而第二種方法將此模塊用一個(gè)帶LC諧振電路的帶通SD ADC所替代。借助時(shí)間連續環(huán)路濾波器，帶通SD   ADC對固有混疊進(jìn)行保護，省去了AAF。由于A(yíng)DC的輸入噪聲較低，且它的電流型輸入能提供較強的信號，所以它的動(dòng)態(tài)范圍較寬，因此，也省去了VGA。通過(guò)將這兩個(gè)高耗電模塊納入到ADC中，第二種簡(jiǎn)單的拓撲結構具有節電優(yōu)勢。
圖2是較詳細的ADC結構。鑒于上述討論，低噪放(LNA)加混頻器的跨導視為gm=10mA/V。低噪放加混頻器的輸出電流2mApp直接作為ADC的輸入，而沒(méi)有經(jīng)過(guò)不必要的I-V或V-I轉換。8個(gè)元件的電流型DAC(IDAC)的電流減去反饋數字輸出電流，生成一個(gè)驅動(dòng)LC諧振電路的誤差電流。LC諧振電路由兩個(gè)外部5.6mH的電感和一個(gè)電容組成。通過(guò)一個(gè)9位片上電容陣列將電容值微調到所需值的1%以?xún)?。LC諧振電路在相關(guān)頻帶內的有效阻抗為Z=6KW，此阻抗將造成12VPP的電壓擺動(dòng)，如果不是來(lái)自于IDAC的反饋，IDAC的反饋只能導致以下的電壓擺動(dòng)。前端電路較大的有效增益為gmZ=60，當低噪放有輸入信號時(shí)，會(huì )使ADC后端的噪聲由減少到只有。由于此噪聲比低噪放/混頻器的輸入噪聲低8dB，因此，ADC的后端對IC噪聲特性的影響不大。由于LC諧振電路不產(chǎn)生噪聲，加之無(wú)失真和不耗電，因此，LC諧振電路是帶通SD ADC中理想的第一諧振器。

圖4　時(shí)SFT和NTF圖

圖5  fIF=103.25MHz，fLO=100MHz，fCLK=26MHz，OSR=48 時(shí)的帶內頻譜

圖6　fIF=273MHz，fLO=269MHz，fCLK=32MHz時(shí)SNR與輸入功率的關(guān)系

VGA通常用于當信號較弱時(shí)，通過(guò)增益來(lái)降低ADC的輸入噪聲。但是，圖2中的VGA是ADC的一個(gè)內部元件，它的主要目的是當信號較弱時(shí)降低功率消耗。為了平衡大信號的電流，IDAC元件的總電流必須為2mA，但是當信號較弱時(shí)，元件的電流可以降低(本方案中降低了1/4)，以節省功耗。全面地改變IADC可以相應地改變ADC，使AGC功能得以實(shí)現。全面地降低IDAC可以減小ADC后端的信號擺動(dòng)，并且利用圖中的可變增益元件使電路得到最有效的補償。為了保持調制器的動(dòng)態(tài)范圍，VGA的增益會(huì )隨IDAC的全面波動(dòng)而反向變動(dòng)。VGA作為一個(gè)其gm值可變的模塊，通過(guò)改變非退化雙極結型晶體管(BJT)差分對中的拖尾電流來(lái)控制。
ADC的第二個(gè)諧振器也使用了一個(gè)LC諧振電路。圖3中的VGA和有源RC諧振器消耗2mA的電流，并且不需外部元件就能滿(mǎn)足第二級動(dòng)態(tài)范圍的要求?？删幊屉娙蓐嚵锌梢詫?shí)現RC諧振器的調諧。
為使諧振器的Q值較高、漂移量較低，ADC的第三級使用一個(gè)開(kāi)關(guān)電容諧振器。有源RC諧振器功耗較低，但是其Q值較低，漂移量較大，必須使用第四級諧振器。通過(guò)調整SC諧振器的Q值和漂移量，使其耗電為1mA。由于開(kāi)關(guān)電容這一級工作在離散時(shí)間，此調制器的混疊保護性能不如時(shí)間連續系統的好，盡管如此，混疊衰減仍大于80dB。
如圖4所示，調制器的通帶設計為fCLK/8，較好地協(xié)調了期望噪聲密度和測量噪聲密度。同時(shí)，圖4描述了一個(gè)信號傳遞函數(STF)。所測量的STF很平坦，在大約500KHz的范圍內，每100KHz下降0.1dB。
圖5中過(guò)采樣率OSR=48，時(shí)鐘頻率fCLK=26MHz時(shí)，輸出頻譜的信噪比(SNR)為81dB，非雜散的動(dòng)態(tài)范圍為103dB。圖6表示fCLK=32MHz時(shí)，OSR=48的動(dòng)態(tài)范圍為90dB；OSR=960的動(dòng)態(tài)范圍為105dB?！?焦譯)