集成晶體的可編程時(shí)鐘可提供多種設計優(yōu)勢而無(wú)性能折衷

　　除了少數罕見(jiàn)的特例以外，幾乎所有的電子系統都至少擁有一個(gè)時(shí)鐘功能，這已經(jīng)不是新聞。在大多數情況下，該時(shí)鐘功能是通過(guò)采用石英晶體加上相關(guān)振蕩器或時(shí)鐘發(fā)生器集成電路實(shí)現，這種基本的實(shí)現方式可提供一個(gè)單一、固定頻率輸出，如圖1所示。

　　圖1：在一個(gè)基本的時(shí)鐘產(chǎn)生方案中，采用一個(gè)石英晶體和一個(gè)振蕩器/時(shí)鐘發(fā)生器IC來(lái)提供所需的時(shí)序信號。

　　如果所需要的只是一個(gè)單一的時(shí)鐘輸出，時(shí)鐘子系統的實(shí)施會(huì )非常簡(jiǎn)單。但對于當今復雜的電子產(chǎn)品，一個(gè)單一的時(shí)鐘遠遠不夠，多數產(chǎn)品都需要幾個(gè)不同的時(shí)鐘用于各種外部連接接口(如以太網(wǎng)、PCI、RapidIO和USB端口等等)，另外也需要幾個(gè)時(shí)鐘用于內部功能(一個(gè)系統處理器以及專(zhuān)門(mén)的子系統)。

　　要提供所有這些彼此互不相關(guān)的時(shí)鐘，顯而易見(jiàn)的解決方案是采用多個(gè)晶體，每個(gè)晶體都有與其相關(guān)聯(lián)的時(shí)鐘發(fā)生器。這種途徑技術(shù)上是可能的，但是沒(méi)有任何吸引力，因為這種方案會(huì )導致出現許多問(wèn)題，如需要更大的印刷電路板空間、電路板布局的挑戰、復雜的材料清單(BOM)以及成本等等。結果是，除了科學(xué)儀器等一些非常特殊的情況，此時(shí)的時(shí)鐘必須滿(mǎn)足極端或獨特的指標要求，上述方法并不可行。

　　人們更傾向于采用的更好解決方案是使用一個(gè)多路輸出時(shí)鐘發(fā)生器，由一個(gè)IC提供來(lái)源于單一晶體的多個(gè)彼此不相關(guān)的頻率，如圖2所示。這種方法克服了使用多對晶體和時(shí)鐘IC產(chǎn)生的許多問(wèn)題，因為該方案僅需要一個(gè)單一晶體和相關(guān)的時(shí)鐘發(fā)生器，就可以為系統產(chǎn)生所有獨立的時(shí)鐘。

　　圖2：一個(gè)典型的產(chǎn)品設計需要一個(gè)彼此不相關(guān)的時(shí)鐘陣列，跨越范圍廣闊的頻率和信號格式。這些可以通過(guò)采用單一晶體和多輸出時(shí)鐘發(fā)生器IC而輕松實(shí)現。

　　進(jìn)一步講，系統設計人員可受益于采用一個(gè)可編程時(shí)鐘發(fā)生器。該發(fā)生器并不是產(chǎn)生固定的輸出頻率，用戶(hù)可以根據一個(gè)產(chǎn)品的具體要求來(lái)把輸出設置到他們需要的頻率，或者在用戶(hù)產(chǎn)品系列的多個(gè)產(chǎn)品中采用同樣的時(shí)鐘發(fā)生器IC。

　　使用單一的時(shí)鐘發(fā)生器IC當然能夠簡(jiǎn)化系統的BOM，對于設計師來(lái)說(shuō)更有其他的好處。由于他們并不再需要其他元器件的數據表，并了解其正常工作所需的細節要求，如電源電壓詳情、布局準則、輸出負載參數、各種公差等等，因而可以節省許多設計時(shí)間。除了最簡(jiǎn)單的集成電路，了解這些細節屬于設計周期一個(gè)自然的組成部分，往往都在所難免的。在設計周期中，設計和物料清單中使用“我很陌生”的IC數量越少，產(chǎn)品面市的時(shí)間就越短。

　　然而，即使采用了可編程的多輸出時(shí)鐘發(fā)生器，外部晶體仍是一個(gè)大問(wèn)題。首先，無(wú)論采用多小封裝尺寸的晶體，它還是會(huì )占去不少在許多設計中都非常寶貴的電路板空間。此外，隨著(zhù)當今的時(shí)鐘達到GHz水平，電路板上晶體和時(shí)鐘發(fā)生器IC之間很短距離的布線(xiàn)可能產(chǎn)生潛在的噪聲和EMI/RFI(電磁干擾/射頻干擾)問(wèn)題，造成附加的抖動(dòng)、偏移(skew)和失真，從而降低時(shí)鐘輸出的性能。需要注意的是，即使晶體和時(shí)鐘發(fā)生器本身都是“完美”的，但在目標負載處所看到的最終時(shí)鐘性能會(huì )因PCB布局而受到影響。

　　最后，在采用不同的廠(chǎng)商提供晶體時(shí)，會(huì )出現由于生產(chǎn)過(guò)程不同導致出現的產(chǎn)品性能一致性問(wèn)題。在晶體的指標中有許多二級細節差別，這些同樣也會(huì )影響它們的性能和彼此互動(dòng)，而且往往無(wú)法預判。因此，來(lái)自一個(gè)供應商的晶體也許可以正常工作，但是來(lái)自其他廠(chǎng)商表面上相同的晶體卻可能存在“細微”的特性差別，使性能發(fā)生改變，這種問(wèn)題可能會(huì )成為制造和生產(chǎn)測試中的重大難題。

　　共封裝解決方案

　　解決由晶體和鄰近的時(shí)鐘發(fā)生器IC導致出現的問(wèn)題的方法顯而易見(jiàn)，至少在理論上是這樣：把晶體和振蕩器IC置于同一封裝內，使其緊密靠近(或堆疊)振蕩器IC。封裝技術(shù)的最新進(jìn)展使得共封裝變得可行，并且被廣泛應用于多IC設計，如采用一種半導體工藝制造的處理器與采用另一種工藝制造的存儲器的整合封裝。

　　顯然，將時(shí)鐘發(fā)生器IC硅片放置在晶體頂部可以節省印刷電路板空間。但是，這種集成技術(shù)以前只適用于單一頻率的時(shí)鐘發(fā)生器，不能體現出用一個(gè)集成式晶體和時(shí)鐘發(fā)生器IC提供多個(gè)時(shí)鐘的好處。換句話(huà)說(shuō)，如果用以往的共封裝技術(shù)解決問(wèn)題很有局限性，這種局限性導致的問(wèn)題比它試圖解決的問(wèn)題更大。

　　[注意，一些廠(chǎng)商正在提供基于MEMS技術(shù)的替代產(chǎn)品來(lái)取代晶體振蕩器。通過(guò)采用基于MEMS的振蕩器電路，可以得到一個(gè)體積更小、單芯片或雙芯片共封裝的時(shí)鐘解決方案?？傮w來(lái)說(shuō)，這些器件的性能對于某些應用已經(jīng)足夠，但不適合于所有應用，而且，只適用于單一頻率時(shí)鐘輸出。因此，即使采用MEMS振蕩器，依然不能解決支持多輸出和可編程的巨大問(wèn)題]

　　封裝技術(shù)的突破避免了性能折衷

　　幸運的是，現在已經(jīng)擁有了一個(gè)替代方案，不再需要在一個(gè)共封裝、單一頻率時(shí)鐘發(fā)生器與獨立的晶體外加一個(gè)可編程多輸出器件之間進(jìn)行選擇。IDT公司的VersaClock5系列包括多款器件，其中集成式、共封裝的晶體置于一個(gè)多輸出時(shí)鐘發(fā)生器硅片的下方，這些集成器件采用標準的塑料封裝，與單獨的時(shí)鐘發(fā)生器IC具有相同的占位面積和0.9mm(標稱(chēng))高度，如圖3所示。

　　圖3：IDT公司VersaClock5系列中的幾款產(chǎn)品把時(shí)鐘IC硅片放置于石英晶體頂部形成同一封裝，從而以單一封裝得到一個(gè)完整的多輸出時(shí)鐘源和發(fā) 生器，其尺寸并不比單獨的時(shí)鐘發(fā)生器更大。

　　這里我們通過(guò)仔細分析VersaClock5系列中的一款共封裝器件來(lái)展示其功能、性能、以及性能方面的不折衷。 4 × 4mm 5P49V5935器件能產(chǎn)生多達4個(gè)獨立的輸出頻率(差分模式下頻率高達350 MHz)，每個(gè)輸出都可配置為L(cháng)VDS、LVPECL、HCSL或雙LVCMOS，每個(gè)輸出都具有單獨可選輸出電壓(1.8V，2.5V和3.3V)，見(jiàn)圖4，其中四個(gè)輸出都具有單獨可編程輸出使能、擺率控制和擴頻功能。

　　圖4：5P49V5935設有4個(gè)輸出，每個(gè)都可以按照頻率、輸出類(lèi)型和其他重要屬性而獨立配置。

　　如圖5所示，5P49V5935器件具有不到700fs RMS(均方根)的相位抖動(dòng)，可滿(mǎn)足諸如1G/10G以太網(wǎng)和PCI Express Gen 1，2，3等標準非常具有挑戰性的要求，也可滿(mǎn)足許多廣泛使用的SoC和FPGA的時(shí)鐘產(chǎn)生要求。由于該器件的內核電流消耗僅為30mA，不會(huì )消耗更高的功率。

　　圖5： VersaClock5系列中5P49V5935的抖動(dòng)性能表明，沒(méi)有產(chǎn)生任何性能折衷：從12 kHz至20 MHz頻率下，抖動(dòng)低于700 fs，與采用外置晶體的標準解決方案相比旗鼓相當或者更優(yōu)。

　　在把兩個(gè)高頻元件放置如此靠近時(shí)(即本例中的石英晶體和時(shí)鐘IC)，所擔心的問(wèn)題是由于兩個(gè)元件之間微妙的相互作用而可能導致性能下降，如圖6所示。在VersaClock5產(chǎn)品系列中的5P49V5935情況下，沒(méi)有任何負面影響，其關(guān)鍵性能指標與兩個(gè)器件方案相比旗鼓相當甚至更好。

　　圖6：由于了先進(jìn)的內部組裝和封裝創(chuàng )新，在采用5P49V5935時(shí)不會(huì )有性能或尺寸大小的折衷。

　　采用VersaClock5產(chǎn)品系列的一體化晶體IC能夠減小電路板空間，當然也針對單一產(chǎn)品簡(jiǎn)化了BOM，而對于一系列的產(chǎn)品線(xiàn)更是如此。采用VersaClock5產(chǎn)品系列也有一些隱含的好處，但同樣也很重要。像5P49V5935之類(lèi)的集成元件可以保證晶體與時(shí)鐘發(fā)生器配對工作時(shí)的性能表現，不再需要對電路和布局進(jìn)行微調以便適應晶體的特定負載參數，這種一致性和在其它設計中的可重用性縮短了設計周期。

　　把時(shí)鐘IC芯片置于晶體之上聽(tīng)起來(lái)像是一件非常容易實(shí)現的事情，但事實(shí)上不是這樣，尤其是在要求不可影響性能時(shí)更加困難。IDT公司VersaClock 5產(chǎn)品系列的這些產(chǎn)品采用堆疊式、共封裝設計，為工程師提供多輸出、可編程時(shí)鐘發(fā)生器，它雖然使用外部晶體，但卻擁有一個(gè)不比單獨的時(shí)鐘IC更大的單一封裝。這種組合式時(shí)鐘源的技術(shù)指標已經(jīng)“鎖定”，因此，不會(huì )由于布局、噪聲或晶體的變化而出現意想不到的問(wèn)題。它是一種技術(shù)上非常穩定可靠的解決方案，沒(méi)有性能折衷，并具有出眾的時(shí)鐘性能指標、低功耗和小尺寸。