基于FPGA 的太陽(yáng)能并網(wǎng)逆變器的研究

　　上述改進(jìn)型BUCK電路如果采用兩個(gè)MOSFET驅動(dòng)互補的方式，除了降低損耗外還可以達到一些比較好的結果，比如不用考慮電流續流問(wèn)題，因為電流可以在電容上倒流。但反相電流增加了開(kāi)關(guān)損耗和導通損耗，只要電流倒流產(chǎn)生的損耗比通過(guò)傳統BUCK電路二極管管壓損耗小，整個(gè)系統相對來(lái)說(shuō)損耗是減小的。推導過(guò)程和傳統算法一樣[6]，只是電感電流可為負。由于IR2111單路PWM波輸入時(shí)，可以輸出帶死區上下管驅動(dòng)信號，在控制策略上只需要控制單路PWM輸出的占空比即可。

　　2. 2 逆變器設計

　　逆變器的拓撲如下圖所示，通過(guò)控制通過(guò)電感上面的電流信號可以控制系統的輸出功率、功率因素以及相應的諧波成分。目前簡(jiǎn)單的控制算法是電壓外環(huán)加電流內環(huán)PI控制。復雜的有帶FIR濾波的重復控制、矢量控制(三相)等等。本控制系統采用傳統的電壓電流環(huán)控制方法，通過(guò)鎖相查表的方式獲取波形數據，針對電網(wǎng)需求可以作一定量的無(wú)功補償。

　　圖表 2.2.1逆變系統拓撲

　　2.2.1逆變器參數選取

　　單相逆變器由直流側、逆變橋及輸出濾波組成，單相逆變器簡(jiǎn)化拓撲如圖2.2.1所示。逆變器控制模型中，參考正弦波

　　由于逆變器采用單相橋式電路，可以采用單極倍頻調制方式的，由狀態(tài)平均法分析可以得到直流電源電壓與A點(diǎn)電壓之間的關(guān)系式2.2.1，其中

　　為了將SPWM波的諧波分量濾除，在逆變器的輸出端加了LC濾波器，從而得到正弦交流信號，A、B兩點(diǎn)的電壓、

　　交流電感的選擇主要考慮抑制電流紋波和滿(mǎn)足動(dòng)態(tài)電流波形品質(zhì)，同時(shí)應盡量減小電感，減小系統體積。

　　滿(mǎn)足抑制電流紋波要求，電感的選擇應滿(mǎn)足：

　　(其中為輸出直流側電壓，為開(kāi)關(guān)周期，為諧波脈動(dòng)電流峰值的最大允許值)

　　直流側最大電壓為，開(kāi)關(guān)頻率為，最大電流有效值為

　　滿(mǎn)足快速跟蹤基準電流要求，電感應滿(mǎn)足：

　　(其中為輸出直流側電壓，為交流電壓峰值，為正弦波基準電流峰值，為正弦電流角頻率)

　　取輸出交流電壓有效值，正弦波基準電流峰值

　　考慮到實(shí)際電感設計，系統最終設計得出的電感為：

　　2.2.2 逆變器控制程序

　　系統的控制由在FPGA中完成。在FPGA中搭建一些硬件模塊，設計PWM的IP核，以及ADC的控制接口，然后通過(guò)片上控制器完成系統代碼程序。上電后先對系統各部分的初始化，然后進(jìn)入循環(huán)，掃描按鍵，執行顯示程序。如果需要注入無(wú)功補償，通過(guò)系統的人機交互界面可以完成。

　　系統的控制主要在三個(gè)中斷函數中進(jìn)行。在Timer7的溢出中斷服務(wù)函數中完成電流大小的控制，首先進(jìn)行電流的檢測，測得的量可以通過(guò)主函數中的顯示程序執行顯示功能。由于采樣頻率較高，然后通過(guò)PI調節可以瞬時(shí)地完成相應電流輸出。完成測量后進(jìn)行電流或電壓的PI調節，輸出一個(gè)占空比指令。在采到過(guò)零比較輸出的上升沿后觸發(fā)邊沿中斷。由于改變DDS的頻率控制字可以同時(shí)完成相位和頻率的跟蹤，因而用PI調節可以將相位鎖住在某個(gè)點(diǎn)上。DDS中斷中主要完成掃描正弦表，進(jìn)行DDS相位累加。輸出功率通過(guò)保持直流母線(xiàn)上的電壓，可以知道輸出電流指令大小。系統軟件流程圖如圖2所示。

　　圖 2.2.2 軟件流程圖

　　2.2.3電路設計

　　這部分描述逆變器除FPGA之外的電路原理圖，標明具體參數及采用器件。

　　2.2.3.1驅動(dòng)電路設計

　　驅動(dòng)電路采用IR2110來(lái)驅動(dòng)開(kāi)關(guān)管，由于控制信號要和主電路要電氣隔離，故這里選用74HC14反相器和HCP2630隔離光耦，具體電路圖如下圖所示：

　　圖2.2.3驅動(dòng)電路原理圖

　　2.2.3.2交流電流信號調理電路設計

　　交流電流信號的調理電路的處理流程如下圖所示：

　　圖 2.2.4 交流電流信號調理電路流程圖

　　濾波電路的設計：設定截止頻率為開(kāi)關(guān)頻率的1/5以下，通過(guò)Filter Solution軟件給出二階濾波器電路，結合實(shí)際器件，最終的濾波截止頻率為：

　　實(shí)際電路圖如下：

　　圖2.2.5 交流電流信號處理電路

　　2.2.3.3交流電壓信號調理電路設計

　　交流電壓信號需要得出峰值和相位，信號處理流程如下：

　　圖2.2.6 交流電壓信號調理電路流程圖

　　實(shí)際采用電路原理圖如下：

　　圖2.2.7 交流電壓過(guò)零比較和峰值檢測電路

　　2.2.3.4 直流電壓測量電路設計

　　輸出信號連接到下圖所示的線(xiàn)性隔離光耦電路，通過(guò)在HCNR201光耦輸入輸出配置運放可以實(shí)現線(xiàn)性放大。光耦主要是實(shí)現主電路與控制器的電氣隔離，從而保護FPGA的安全。

　　圖 2.2.4.2線(xiàn)性光耦測量電路原理圖