基于DDFS的程控音頻儀器測試信號源設計

　　文中介紹一種基于DDFS(直接頻率合成)技術(shù)的可編程音頻儀器測試信號源設計。該系統采用單片機作為控制器，以FPGA(現場(chǎng)可編程門(mén)陣列)作為信號源的主要平臺，利用DDFS技術(shù)產(chǎn)生一個(gè)按指數衰減的頻率可調正弦衰減信號。測試結果表明，該系統產(chǎn)生的信號其幅度可以按指數規律衰減;其頻率可以在1～4 KHz頻率范圍內按1 Hz步長(cháng)步進(jìn)?？梢苑奖愕挠糜跍y試音頻儀器設備的放大和濾波性能。

　　在各種音頻儀器設備的設計和維護中，廣泛利用音頻信號源測試這些設備的工作狀態(tài)和性能指標。放大器和濾波器是音頻設備中兩個(gè)基本功能模塊，所以測試設備的放大性能和濾波性能必不可少。因此，需要有一套能為放大、濾波性能測試提供標準測試源的音頻測試信號源。設計和制作一套供音頻設備測試用(放大器和濾波器)的高性能音頻信號源有重要的工程意義和實(shí)用價(jià)值。

　　通常放大器的測試源用的是單頻的不同幅度的正弦信號作為激勵源——小幅度信號用于測試放大器的靈敏度，大信號用于測試放大器對大信號的承受能力，大的動(dòng)態(tài)范圍用于表征放大器具有很強的對信號大小的適應能力;濾波性能的測試通常是采用不同頻率的等幅正弦波作為激勵源，以用于測試電路對不同頻率信號的加權能力——頻率響應。綜上所述，對音頻儀器設備的測試源的設計和選擇有幅度可變、頻率可調兩個(gè)基本要求。通常的激勵源只能做到單一的幅度可調(而頻率不變)或者頻率可調(而幅度不變)，沒(méi)有二者皆同時(shí)可調，這樣就導致了測試效率極低。為了提高測試效率，可以采用以正弦為載波包絡(luò )按指數衰減的信號作為測試源。

　　1原理及仿真

　　1.1設計原理

　　如圖1所示，該信號為按指數衰減的正弦信號，即其包絡(luò )為單邊衰減的指數信號，包絡(luò )內是按正弦載波振蕩的。這樣指數衰減的包絡(luò )能反映出信號由大到小的變換規律，能滿(mǎn)足放大性能動(dòng)態(tài)范圍的測試;而頻率可調可以方便頻率響應的測試。根據實(shí)際需要，文中所討論的音頻信號源需要具備如下參數：正弦波頻率1～4 kHz可調：調整步長(cháng)1 Hz;初始相位為零;幅度按指數規律衰減;手動(dòng)觸發(fā)一次發(fā)出一個(gè)衰減正弦波;衰減到初始幅度的10%需延續時(shí)間100～1 000 ms。

　　1.2理論計算與仿真

　　按指數包絡(luò )衰變的正弦振蕩信號，在數學(xué)上實(shí)際就是單邊指數衰減信號和正弦信號在時(shí)域上相乘。即

　　為了驗證分析的正確性和DDFS技術(shù)能在FPGA內實(shí)現，需要對上述基帶和已調信號進(jìn)行matlab仿真和計算。圖2為指數衰減信號與已調信號時(shí)域matlab仿真圖，該圖由上下兩張子圖組成。上面的子圖給出的是幅度為1，衰減系數a為20的指數信號;下面的子圖為上述指數信號和頻率為1 kHz、抽樣頻率為4 kHz的正弦序列相乘后的已調信號的時(shí)域波形，即為所要得到的結果。從仿真結果來(lái)看，這符合設計要求。

　　圖3為指數衰減信號與已調信號頻譜matlab仿真圖，與圖2的時(shí)域子圖子圖相對應。需要說(shuō)明的是該幅度譜利用的是512點(diǎn)的FFT對基帶指數信號和已調信號進(jìn)行分析得到。所以其頻率分辨率為4 000/512=7.812 5 Hz，因此頻率為1 000 Hz的正弦載波及頻譜搬遷后的指數信號頻譜的中心頻率應該出現在1 000/7.812 5 Hz=128處。從仿真結果證明可以看出這個(gè)結果完全正確。

　　2系統設計及工作原理

　　為得到滿(mǎn)足測試要求的可編程音頻儀器測試信號源，需要根據上述仿真的原理在具體的器件平臺上實(shí)現。圖4給出了基于DDFS技術(shù)的可編程音頻儀器測試信號源的系統設計框圖。從該圖上可以看出，系統以51系列單片機為控制中心，接收鍵盤(pán)置入的正弦載波頻率，經(jīng)過(guò)計算后產(chǎn)生FPGA內部DDS模塊所需要的頻率字，DDS模塊根據這一頻率字利用FPGA內部的邏輯產(chǎn)生符合設計要求的按指數規律衰減的正弦振蕩信號，然后經(jīng)過(guò)DA轉變?yōu)槟M信號，最后通過(guò)低通平滑濾波器產(chǎn)生最終的輸出信號。

　　3硬件設計

　　從圖4可以看出，系統的硬件組成模塊較多，但控制器、人機接口、FPGA平臺的硬件不是本文的重點(diǎn)，故不作闡述。只對其中的數模轉換器和低通濾波器LPF做簡(jiǎn)單說(shuō)明。

　　3.1 DAC模塊

　　如圖5所示在FPGA內部實(shí)現的數字相乘(調制)需要通過(guò)DAC轉變成為模擬信號，這里的DAC采用的是14位的高速DA，再經(jīng)過(guò)運放OPA690將差分電流轉為單端電壓信號。

　　3.2低通平滑濾波器

　　如圖6所示，經(jīng)DA輸出的信號經(jīng)過(guò)兩級由OPA690組成的低通濾波器后平滑輸出。

　　4軟件設計

　　本系統的軟件包括兩部分：一是單片機控制器的軟件設計;另一部分是FPGA的邏輯設計部分。

　　4.1單片機控制程序

　　51單片機主要起到控制中心的作用，具體包括人機接口、參數計算、控制數據傳送給FPGA.這部分的軟件流程圖如圖7所示。

　　4.2 FPGA內部邏輯設計

　　這部分的軟件(邏輯設計)是本系統的一個(gè)重點(diǎn)。主要包括指數衰減ROM1、正弦信號ROM2、數字乘法器等3個(gè)模塊。圖8為指數衰減信號產(chǎn)生模塊;圖9所示為正弦信號產(chǎn)生模塊，采用的是DDS技術(shù)，這兩部分其實(shí)都是通過(guò)matlab文件計算后生成的定點(diǎn)初始化文件存入到FPGA的片上RAM中;圖10給出的是實(shí)現前兩個(gè)模塊相乘的14位數字乘法器，用于實(shí)現數字調制器。

　　圖11給出了邏輯設計完后在Qualtus軟件中通過(guò)嵌入式邏輯分析儀signalTab看到的輸出波形。