基于USB3.0和FPGA的多串口傳輸系統設計

　　3.1邏輯模塊設計

　　系統的邏輯模塊分為時(shí)鐘模塊、FX3發(fā)送/接收緩存模塊、發(fā)送/接收控制模塊、FX3讀寫(xiě)控制模塊、485接收模塊、485發(fā)送模塊以及配置串口參數模塊。

　　整個(gè)系統的數據流分為兩個(gè)過(guò)程：485數據采集過(guò)程和485發(fā)送控制命令過(guò)程。

　　(1)485數據采集過(guò)程：485數據通過(guò)485接收模塊傳送給FX3接收緩存模塊，在FX3數據接口沒(méi)有被占用時(shí)，通過(guò)FX3讀寫(xiě)控制模塊發(fā)送給USB3.0芯片并傳到PC端。

　　(2)485數據發(fā)送過(guò)程：USB3.0芯片通過(guò)FX3讀寫(xiě)控制模塊將數據發(fā)送到FX3發(fā)送緩存模塊中，在收發(fā)控制模塊檢測到相關(guān)串口空閑后通過(guò)485發(fā)送模塊將相關(guān)數據發(fā)送出去。

　　485收發(fā)相對于USB3.0速度來(lái)說(shuō)，屬于慢速設備。為了提高USB3.0總線(xiàn)利用率，此處只設計了兩種緩存，即接收緩存和發(fā)送緩存，大小都設置為512KB，80路的485接收和發(fā)送buffer最終都匯聚到這兩種緩存上，有效地減少了短包和空包發(fā)生率。

　　3.2 FX3接口時(shí)序

　　FPGA與FX3之間采用了Slavefifo模式，FPGA通過(guò)狀態(tài)標志的flaga、flagb、flagc、flagd來(lái)判斷FX3的接收/發(fā)送緩存的數據狀態(tài)，當flaga/flagc為高時(shí)，表示FX3緩存中接收到了數據;當flagb/flagd為高時(shí)，表示FX3的發(fā)送緩存為非滿(mǎn)狀態(tài)，FPGA可對其進(jìn)行寫(xiě)數據操作。

　　圖3所示為FX3的A通道讀時(shí)序，FPGA先檢測i_usb_flaga是否為高電平，如果為高電平則表示A通道buffer中有數據可讀，此時(shí)將通道地址信號設置為0，片選信號o_usb_slcs_n/o_usb_sloe_n拉低，o_usb_slrd_n信號拉低后，在4個(gè)時(shí)鐘之后，數據將出現在io_usb_dq上，如果進(jìn)行寫(xiě)操作則將o_usb_slwr_n拉低。對應的通道號地址選對，同時(shí)將片選信號拉低即可，寫(xiě)通道時(shí)序如圖4所示。

　　圖3 FX3的A通道數據讀取時(shí)序

　　圖4 FX3的B通道寫(xiě)數據時(shí)序

　　4通信速度實(shí)驗結果

　　利用Cypress的Streamer軟件，可以測試該USB3.0傳輸系統的傳輸速率。將Packets per Xfer設置為256，在win764位下(電腦配置為華碩N53XI241SN，Fresco FL1000系列的控制器)的傳輸速率測試結果為2.5Gb/s，滿(mǎn)足了整個(gè)系統的性能，如圖5所示。

　　圖5讀速率測試結果圖

　　該系統適合于超高速數據的傳輸，具有電路簡(jiǎn)單、體積小等優(yōu)點(diǎn)。FPGA技術(shù)與USB3.0的結合有極大的靈活性和可擴展性，基于FPGA和USB3.0的突出優(yōu)點(diǎn)，該設計方案必將應用在更廣闊的領(lǐng)域。