一種基于FPGA的振動(dòng)信號采集處理系統

　　4.2 數據流開(kāi)關(guān)

　　采樣數據處理的實(shí)時(shí)性是FPGA設計中首先要考慮的問(wèn)題，振動(dòng)信號采集過(guò)程中常會(huì )由于輸入數據量過(guò)大，導致后續處理電路處于飽和狀態(tài)以致數據丟失。為解決上述問(wèn)題，FPGA通過(guò)開(kāi)關(guān)切換的方式將數據分別送入不同的線(xiàn)程進(jìn)行處理。振動(dòng)傳感器輸出數據格式如下：(A1B1C 1D1E1F1)，(A2B2C2D2E2F2)，……(AN BN CN DN EN FN)，A、B、C、D、E、F分別代表不同方向的振動(dòng)量值。采用單通道的數據處理方式時(shí)，程序首先需完成數據的區分工作，然后完成6次數據處理過(guò)程，當一次需要處理數據量較大的情況下，系統會(huì )產(chǎn)生較大的延遲并導致后續數據的丟失。為降低數據處理電路的負擔，采用數據流開(kāi)關(guān)將振動(dòng)傳感器輸出數據分別存儲在不同的通道中通過(guò)數據流控制開(kāi)關(guān)后數據格式如下：

　　通道1：A1、A2……AN;

　　通道2：B1、B2……BN;

　　通道3：C1、C2……CN;

　　通道4：D1、D2……DN;

　　通道5：E1、E2……EN;

　　通道6：F1、F2……FN。

　　僅需處理N個(gè)數據就能滿(mǎn)足系統要求，系統對于處理能力的要求相應降低。數據流控制仿真結果如圖3所示。圖中AD采樣數據為連續的單通道輸入數據，經(jīng)過(guò)AD控制命令和通道開(kāi)關(guān)的控制后被分別發(fā)送到6個(gè)數據處理通道進(jìn)行后續處理。

　　4.3 FIFO的控制

　　振動(dòng)數據存儲在由XILINX提供的FIFO軟核中。FIFO核的存儲深度、數據寬度、標志位設置、存儲類(lèi)型和讀寫(xiě)端口速率可以在FIFO生成時(shí)進(jìn)行設置，FIFO模塊生成時(shí)占用FPGA內部的BLOCK RAM，即使存儲容量很小的FIFO也會(huì )占用整塊BLOCK RAM。FIFO端口包括輸入輸出端口、讀寫(xiě)使能、讀寫(xiě)時(shí)鐘及空滿(mǎn)標志幾部分。其中，輸入輸出端口與數據總線(xiàn)連接用于數據傳輸;讀寫(xiě)使能由控制邏輯驅動(dòng)完成一次讀寫(xiě)操作;讀寫(xiě)時(shí)鐘信號完成讀域或者寫(xiě)域所有信號的同步;滿(mǎn)標志表明由于該FIFO處于滿(mǎn)狀態(tài)，寫(xiě)操作將被忽略，空標志表明FIFO處于空狀態(tài)，讀操作將不能獲得正確的數據。

　　FIFO控制邏輯進(jìn)行數據寫(xiě)入操作時(shí)首先判斷FIFO是否處于滿(mǎn)狀態(tài)，如果FIFO處于滿(mǎn)狀態(tài)，先從FIFO中讀出一條數據，然后將新數據寫(xiě)入FIFO中。如果FIFO不處于滿(mǎn)狀態(tài)則直接進(jìn)行寫(xiě)操作。FIFO讀操作的時(shí)機由DSP控制，DSP內的程序首先讀取空狀態(tài)寄存器判斷FIFO中是否存有數據，如果寄存器顯示FIFO為空則取消讀操作，否則就從FIFO中讀出需要的數據。IP核對使能信號的訪(fǎng)問(wèn)時(shí)序有著(zhù)嚴格地要求，使能信號必須于讀寫(xiě)時(shí)鐘完全同步，而且控制邏輯將使能信號的長(cháng)度控制在一個(gè)讀寫(xiě)時(shí)鐘周期內。

　　4.4 數據的存儲

　　振動(dòng)采樣數據的數據量非常龐大，一旦出現錯位將無(wú)法完整復現信號的原始狀態(tài)，因此在對數據進(jìn)行存儲的同時(shí)，對數據進(jìn)行時(shí)間標記也是十分重要的。時(shí)間標記在一個(gè)完整的記錄周期結束時(shí)進(jìn)行，調度模塊控制時(shí)標開(kāi)關(guān)在所有的FIFO中存入時(shí)標信息，FIFO中存儲在時(shí)標以前的數據均為本周期的數據，存儲在時(shí)標信息以后的數據均為下一周期的數據，時(shí)標及數據記錄格式如表1所示。表中D15，D14位是保留位用于功能擴展，D13，D12是表明存儲數據是時(shí)標信號(01、02)，或者采樣數據(00)。

　　4.5 數據的訪(fǎng)問(wèn)

　　DSP進(jìn)行數據還原時(shí)，訪(fǎng)問(wèn)程序依據采集順序先從本周期起始通道開(kāi)始依次讀出采樣數據，當訪(fǎng)問(wèn)程序讀取到第一個(gè)時(shí)標數據后本周期數據讀取完畢，訪(fǎng)問(wèn)程序繼續讀取后續通道的時(shí)標信息，直至獲得所有通道的時(shí)標數據后表明本次數據訪(fǎng)問(wèn)過(guò)程結束，如果訪(fǎng)問(wèn)程序連續獲得了所有通道的時(shí)標信息表明采樣數據為完整有效的數據，否則說(shuō)明在采樣過(guò)程中存在數據丟失的現象，數據不可信不能進(jìn)行后續處理，如果出現數據丟失現象則訪(fǎng)問(wèn)程序將所有通道時(shí)標數據讀出后本次訪(fǎng)問(wèn)結束。

　　5 結束語(yǔ)

　　文中設計了一種基于FPGA的振動(dòng)信號采集處理系統，通過(guò)數據流管理等手段實(shí)現振動(dòng)信號的實(shí)時(shí)采集處理，本設計在真實(shí)環(huán)境中進(jìn)行了驗證，系統運行穩定可靠，各項性能指標滿(mǎn)足技術(shù)要求。