基于MAXl01A的1GHz數字射頻存儲器的設計

1 DRFM數據采集模塊的設計

1．1 MAXlOlA的主要特點(diǎn)

ADC芯片是數據采集的核心器件，本系統中A／D轉換器采用MAXIM公司的MAXlOlA，它的最高采樣速率可達到500 Msps，采樣精度為8 bit。本文采用兩片MAXl01A交替采樣，以使系統達到1 Gsps的采樣速率。MAXlOlA主要特點(diǎn)如下：

◇具有500 MHz轉換速率；
◇在250 MHz時(shí)的有效位為7．0位；
◇1．2 GHz模擬輸入帶寬；
◇誤差小于±1／2LSB INL；
◇帶50 Ω差分或單端輸入；
◇具有±250 mV的模擬輸入范圍；
◇數據通路可雙路鎖存輸出；

1．2 MAXl01A的原理

(1)多位轉換

MAXl01A采用并行結構(即閃爍結構)進(jìn)行比普通積分ADC更快的多位轉換。典型的n位閃爍結構含有(2n-1)個(gè)比較器，其負輸入端均勻的從基準網(wǎng)絡(luò )階梯電阻的底部排布到頂部，各占據一個(gè)LSB增量值。MAXl01A是一個(gè)單片雙交叉并行量化的芯片，它內部具有兩個(gè)獨立的8位轉換器，n=8時(shí)，應有255個(gè)比較器。這些轉換器將結果傳送給A、B兩組輸出端，并在輸入時(shí)鐘交替負邊沿鎖存它們。

(2)跟蹤／保持

MAXlOlA內部自帶的跟蹤／保持放大器提升了獲得有效數據位的性能，并允許在高轉換速率情況下仍以較高的精度捕捉模擬數據。其內部Track／Hold電路為MAXIMA提供了兩個(gè)重要的功能：一是它的4倍額定增益減少了輸入差動(dòng)電壓的振幅，對±1．02 V基準源，輸入信號為+250mV；二是提供一個(gè)差動(dòng)的50 Ω輸入，使MAXl01A接口應用極為方便。

(3)數據流

MAXlOlA內部的跟蹤／保持放大器為ADC提供模擬輸入電壓的采樣。而T／H放大器被同時(shí)分為兩部分，分別工作在交替的時(shí)鐘負邊沿。輸入時(shí)鐘CLK應滿(mǎn)足T／H放大器要求，同時(shí)還可回饋給A／D部分。輸出時(shí)鐘DCLK用于數據定時(shí)，是輸入時(shí)鐘CLK的2分頻或10分頻。

1．3 MAXlOlA的應用

(1)模擬輸入范圍

雖然正常工作范圍為+250 mV，但對MAXl01A的每個(gè)輸入端而言，其對地的輸入范圍實(shí)際上為±500 mV，這擴展了包括模擬信號和任何DC共模的電壓的輸入電平。要在差動(dòng)輸入模式下得到滿(mǎn)量程的數字輸出，應在A(yíng)IN+和AIN-之間加+250 mv電壓，也就是說(shuō)，AIN+=+125 mV，AIN-=-125mV (無(wú)直流偏置)。在模擬輸入端之間無(wú)電壓差時(shí)，會(huì )出現中間刻度數字分驅動(dòng)為-250mV，即AIN+=-125 mV，AIN-=+125 mV時(shí)，會(huì )出現零刻度數字輸出代碼。

(2)基準

ADC的基準電阻確定了ADC的最低有效位(LSB)的大小和動(dòng)態(tài)工作范圍。通常，電阻串的底部和頂部都是由內部緩沖放大器驅動(dòng)的。在A(yíng)DC的基準輸入端加RC網(wǎng)絡(luò )可獲得最佳性能，可將一個(gè)33 Ω電阻與驅動(dòng)該基準電阻串的緩沖輸出級相聯(lián)，而0．47μF電容必須接在緩沖輸出級的電阻器旁邊。這個(gè)電阻與電容的組合必須位于MAXl01A封裝的0．5英寸(1．27 cm)之內。任一端接點(diǎn)的噪聲都會(huì )直接影響代碼的檢測，并且降低ADC的有效數據位指標。

(3)時(shí)鐘CLK和DCLK

MAXl01A的所有輸入時(shí)鐘和輸出時(shí)鐘都是差動(dòng)的。輸入時(shí)鐘CLK和DCLK是MAXl01A的基本定時(shí)信號。CLK和DCLK通過(guò)內部一個(gè)50 Ω電阻傳輸線(xiàn)鎖到內部電路。只有一對CLK和DCLK輸入端被驅動(dòng)，而其他對耦端子通過(guò)該50 Ω傳輸線(xiàn)接到-2 V。對簡(jiǎn)單電路連接而言，任一對輸入端子都可以用作被驅動(dòng)的端子。DCLK和／DCLK是由輸入時(shí)鐘產(chǎn)生的輸出時(shí)鐘，用于數據分組A和B的內部輸出定時(shí)(A組數據在DCLK的上升沿后有效。B組數據在下降沿后有效)。在正常模式下，它們是輸入時(shí)鐘速度的一半的時(shí)鐘信號。MAXl01A可以工作在輸入時(shí)鐘高達500 MHz的頻率上。

(4)輸出模式控制(DIVl0)

當MAXl01A的DIVl0腳接地時(shí)，它工作于檢測模式。這時(shí)輸入時(shí)鐘被10分頻，從而將輸出數據和時(shí)鐘頻率降至1／5，但仍保證輸出時(shí)鐘的占空比為50％，而接輸出定相的時(shí)鐘保持不變，這樣每5個(gè)輸入采樣值中就有4個(gè)被丟掉。反之，當DIVlO腳懸空時(shí)，它被內部電阻拉低，MAX-lolA工作于正常模式。

(5)布線(xiàn)、接地和電源

正常工作時(shí)，MAxl01A需要一個(gè)+5×(1±0．01) V的正電源和一個(gè)-5．2×(1±0．01)V的負電源。用高質(zhì)量的0．1μF和0．01μF的陶瓷電容，將VTT和Vcc電源旁路，并且在盡可能靠近引腳的地方接地。需將所有接地引腳接到地平面，可優(yōu)化抗噪聲性能并提高器件的應用精度。

2 數據緩存模塊設計

數據緩存器使用Ahera公司的FLEXlOKE系列CPLD。該設計利用FLEXlOKE器件實(shí)現高速FIFO，由于作為數據緩存的FIF0的輸入輸出時(shí)鐘頻率不能相同，所以必須使用雙時(shí)鐘FIFO。且該類(lèi)器件用低電壓供電，大大降低了系統功耗，提高了系統的靈活性和可靠性。

本文所介紹的系統使用VHDL硬件描述語(yǔ)言來(lái)對FLEXlOKE進(jìn)行編程，編程環(huán)境為MAX+PLUSⅡV9．6扳本。

VHDL編程采用模塊式設計。首先建立4個(gè)模塊，即FIF0、MUX、counterl、counter2。其中的FIFO既可以調用lpm-FIF0(dualClock)來(lái)修改其中的一些關(guān)鍵參數以符合要求，也可以手工編寫(xiě)程序實(shí)現，這里采用調用宏模塊的方式。值得注意的是，FIFO的輸入輸出時(shí)鐘頻率不同，因此必須采用雙時(shí)鐘FIF0。MUX、counterl、counter2是配合FIF0使用的多路復用器和分頻器(計數器)，均應手工編寫(xiě)其源程序。幾個(gè)子模塊完成以后，要新建一個(gè)總的系統模塊(system)來(lái)調用子模塊，以在system模塊中完成系統端口的定義以及各個(gè)子模塊之間的邏輯關(guān)系描述。這種設計有利于邏輯設計的集成化，從而為后續的改進(jìn)提供方便。圖2為編譯通過(guò)后的系統仿真波形圖。

3 結束語(yǔ)

本文以DRFM設計為核心，著(zhù)重介紹了DRFM的數據采集前端的設計思路和方法。在超高速數據采集領(lǐng)域，數百兆乃至1 GHz的采樣速度非但在國內，即就在國外也是電路設計的難點(diǎn)。使用基于SRAM的CPLD可以有效避開(kāi)使用高速FIFO作為緩存器帶來(lái)的高功耗、高開(kāi)銷(xiāo)的影響。數據緩存可以在一個(gè)片子內實(shí)現，降低了硬件的復雜度，減小了系統的功耗。更加值得關(guān)注的是，這類(lèi)CPLD具有icr，即在電路可重配置，可以通過(guò)對其編程的方法其修改電路功能，這樣就為后續的系統改進(jìn)打下了良好的基礎。