NI矢量信號收發(fā)器的FPGA編程

VST Streaming項目樣例的頂層FPGA VI的架構與簡(jiǎn)單 VSA/VSG項目樣例相近。然而如果仔細考察，會(huì )發(fā)現要簡(jiǎn)單得多?？梢悦黠@看出，VST Streaming沒(méi)有代碼量極多的配置過(guò)程。配置循環(huán)也簡(jiǎn)單得多，只有一條寄存器總線(xiàn)而非兩條，并且所有子系統均包在一個(gè)子VI中。

圖 13.VST Streaming項目樣例中的FPGA VI配置回路，只有一個(gè)寄存器總線(xiàn)接口，比Simple VSA / VSG要簡(jiǎn)單得多

VST Streaming項目樣例沒(méi)有獨立的采集和發(fā)生循環(huán)，而是所有模擬I/O均采用一個(gè)循環(huán)。對于要求RF輸入輸出之間的相位關(guān)系已知的應用，由于A(yíng)DC和 DAC使用相同的采樣時(shí)鐘，此架構提供了兩者之間的確定性同步。DSP和VST Streaming項目樣例的校準類(lèi)似于VSA / VSG。

兩個(gè)項目樣例FPGA VI之間的主要區別是：VST Streaming項目樣例使用輕質(zhì)機制完成與主機之間的數據收發(fā)。它采用簡(jiǎn)單的流控制器，支持基本觸發(fā)、連續和間斷流，以及溢出和下溢檢測。這些控制器 中斷信號源與目的地之間的2線(xiàn)握手信號，有效地選通數據流?？刂破鞑恢С秩?線(xiàn)握手方案，該方案能夠調整上游節點(diǎn)或者被下游節點(diǎn)所調整；因此，系統特性化 以及確保這些流控制器控制的所有FIFO均能夠以要求的速率產(chǎn)生或消耗數據就落到了程序員的肩上。在VST Streaming項目樣例中通過(guò)簡(jiǎn)單的更改默認情況下完成與主機之間的數據收發(fā)的FIFO，可以支持數據流傳輸到VST FPGA上的其他位置以進(jìn)行進(jìn)一步處理，或者通過(guò)PXI Express背板，利用P2P傳輸至其他模塊。

圖 14.FPGA流控制器和FIFO封裝實(shí)現基本流控制，并且能夠輕松改變數據流的源及目的地路線(xiàn)。

現在來(lái)看VST Streaming項目樣例的主機端，雖然機制與Simple VSA/VSG不同,也存在類(lèi)似于儀器設計庫主機組件的集成，。VST Streaming項目樣例不使用LabVIEW類(lèi)，而是將功能簡(jiǎn)單地集成到子VI中，并將會(huì )話(huà)傳遞至子VI之間的寄存器總線(xiàn)。此寄存器總線(xiàn)會(huì )話(huà)還包含有 FPGA VI 引用，因此所有這些子VI不僅能夠訪(fǎng)問(wèn)寄存器總線(xiàn)通信策略，而且還可以訪(fǎng)問(wèn)NI-RIO FIFO和控制器。另外，不存在獨立的數據采集和生成會(huì )話(huà)；所有VI均使用同一會(huì )話(huà)。

圖 15.VST Streaming項目樣例主機接口具有一個(gè)基于寄存器總線(xiàn)的會(huì )話(huà)線(xiàn)，用于采集和生成subVI。在邏輯上，此樣例將采集和生成分組成為獨立的行，以方便閱讀。.