NI矢量信號收發(fā)器的FPGA編程
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圖 7. RF輸入回路以可配置I/Q速率生成已校準數據，并將其寫(xiě)入DRAM。
RF輸出循環(huán)類(lèi)似于RF輸入循環(huán)，但是操作順序相反。來(lái)自DRAM的數據進(jìn)行內插、定標、頻移、相位校準、內插、校準，然后通過(guò)數模轉換器（DAC）生成。另外還有觸發(fā)和同步所用信號。
圖 8. RF輸出循環(huán)檢索來(lái)自DRAM的數據然后生成數據
過(guò)程子VI包含有循環(huán)和狀態(tài)機，實(shí)現了多數據記錄采集和DRAM控制器對波形的排序。這些子VI包含了大量代碼，滿(mǎn)足了大帶寬和低滯后性能 要求，確保這些子VI能夠在全速率ADC數據轉換下溢出，以及產(chǎn)生全速率DAC數據而不發(fā)生下溢，同時(shí)仍然與主機之間進(jìn)行波形數據傳輸。
讀取循環(huán)實(shí)現的功能可以存在于多記錄采集過(guò)程之內，然而為了方便起見(jiàn)而將其顯示出來(lái)。該循環(huán)可以再數據離開(kāi)DRAM時(shí)并在被發(fā)送到主機前進(jìn) 行數據處理。此路徑在它自己的回路之內，從而那些并不符合120 MHz RF輸入和輸出回路的定時(shí)要求的IP仍然可以使用。為了適應這種IP，稍微降低此回路速率并不會(huì )影響讀取性能，然而如果降得過(guò)多，則只會(huì )增加數據到達主機 所需時(shí)間。這樣即使采樣內存被填滿(mǎn)了，也不會(huì )丟失樣點(diǎn)或破壞數據。
圖 9.讀取循環(huán)提供了在已采集數據返回主機之前對其進(jìn)行處理的機會(huì )。在默認情況下，讀取回路返回原始數據。
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