DSP和FPGA的電視觀(guān)瞄系統設計
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圖文混合主要是控制觀(guān)瞄系統顯示屏的顯示內容與相應的位置。利用EP2S30F484的內部RAM配置了許多獨立的小RAM塊，DSP根據不同的控制命令向這些RAM塊寫(xiě)入不同的顯示內容。FPGA再根據顯示位置的分布，以記數的方式在屏幕上控制顯示內容輸出，達到圖文混合。
由于StratixII FPGA使用SRAM來(lái)存儲配置數據，而SRAM存儲器在掉電后數據會(huì )丟失，因此每次StratixII FPAG上電時(shí)，必須下載一次配置數據。選擇正確、合適的配置方案是利用FPGA進(jìn)行設計的一個(gè)重要環(huán)節。Altera公司的FPGA共有多種配置方案，其中FPP、AS、PS、PPA和JTAG 配置方案適用于Stratix II系列FPGA。本設計采用了一種Advanced configuration Combine的配置方案。因為在系統研發(fā)階段，考慮到要頻繁地向FPGA寫(xiě)入設計文件，和EP2S30F484直接相連的標準JTAG必不可少，ByteMasterMV下載線(xiàn)一端接PC的并口，另一端與板上引出的JTAG底座連接。存儲配置數據并完成自動(dòng)配置的是EPCS16，它是Altera專(zhuān)為StratixII設計的增強型配置器件。當設計完成后，利用ByteMasterMV下載線(xiàn)直接將QuartusII輸出的配置信息直接寫(xiě)入增強型配置器件中，以后在獨立工作狀態(tài)下，系統一上電啟動(dòng)，就開(kāi)始了AS(FAST)方式的自動(dòng)配置。
使用JTAG配置電路時(shí)，主要用到4個(gè)必需的管腳：TDI、TDO、TMS和TCK及一個(gè)可選的管腳TRST。在電路板上，要根據JTAG 標準的要求，引出2×5的JTAG底座。要注意的是，TMS和TDI管腳必須接1kΩ的上拉電阻。
QuartusII 5.0中一個(gè)非常實(shí)用的工具是軟邏輯分析儀，它通過(guò)標準JTAG的方式就提供給用戶(hù)可視化的在線(xiàn)分析能力。只要把ByteMasterMV電纜連接在EP2S30F484的JTAG頭上，添加邏輯分析文件，在里面定義好要觀(guān)察的信號，觸發(fā)信號、方式，時(shí)鐘，采樣深度等參數，編譯完成后從JTAG下載到FPGA內部，就可以運行，并實(shí)時(shí)的獲得圖形化的分析結果。
● DSP設計
ADSP2183是的高速增強定點(diǎn)16位數字信號處理芯片。作為主控芯片，ADSP2183的接口主要可分為圖像串行傳輸接口、串行通信接口、TL16C552A控制接口、字節存儲區間接口、I/O空間接口、重疊數據存儲區間接口、EZ-ICE控制接口及其他一些IO接口。對DSP主要就是設計存儲器地址空間，ADSP2183有4個(gè)獨立的存儲空間：數據存儲器、程序存儲器、字節存儲器、I/O存儲器。它們都有相應的片選，支持外部訪(fǎng)問(wèn)。其中，字節存儲器空間達到4MB，支持從廉價(jià)的8位存儲器引導和實(shí)時(shí)存取。如圖3所示，ADSP2183的所有數據線(xiàn)、地址線(xiàn)、存儲器片選、中斷控制和部分I/O都連到了EP2S30F484上。DSP可以像訪(fǎng)問(wèn)內部存儲器一樣，訪(fǎng)問(wèn)在FPGA內部配置出的RAM塊，與FPGA高速的傳送數據。DSP的三個(gè)外部中斷源是有優(yōu)先級安排的。因為如果在一場(chǎng)的20ms時(shí)間里面不能協(xié)助完成圖像旋轉所需要的計算，則會(huì )發(fā)生圖像停滯或者跳變，嚴重影響觀(guān)瞄效果。所以場(chǎng)中斷是外部中斷源中優(yōu)先級最高的，接下來(lái)是UART產(chǎn)生的中斷，因為它直接影響實(shí)時(shí)的圖文混合與顯示結果，最后才是控制臺產(chǎn)生的中斷，人手操作的時(shí)間和人眼感受變化的時(shí)間畢竟和以上兩種相比有比較大的差異。
圖3 系統硬件結構
工作頻率是26.32MHz，所以這里接一個(gè)16MHz系統時(shí)鐘，其內部自動(dòng)輸出一個(gè)精確的32MHz時(shí)鐘到CLKOUT，同時(shí)給FPGA作為全局時(shí)鐘使用。ADSP2183使用一個(gè)2×7的Emulator接口進(jìn)行調試和仿真。
觀(guān)瞄系統旋轉的精確角度值由系統中的方位解算器產(chǎn)生，以粗通道、精通道各高8位的方式表示，其中解算器是36速比的。FPGA通過(guò)組合CS0、CS1、INH這三個(gè)片選信號發(fā)送給方位解算器，然后一次連續從總線(xiàn)上讀回粗通道高、粗通道低、精通道高、精通道低總共四個(gè)8位二進(jìn)制值的角度值，DSP按順序把四個(gè)值組合成一個(gè)19位的完整角度值。這樣的角度值最高精度達到 0.02個(gè)密位(6000個(gè)密位表示360°)，滿(mǎn)足系統設計提出的精度要求。由DSP完成消像旋的協(xié)同計算，將計算結果通過(guò)DSP的數據總線(xiàn)返回至FPGA。
ADSP2183內部沒(méi)有非易失性存儲器，程序和數據必須依靠外部擴展存儲器。在系統加電或復位時(shí)，如果ADSP2183的BMODE和MMAP都為低，就會(huì )以BDMA(字節DMA)的方式通過(guò)DSP的引導加載(Boot loader)機制將程序和數據轉移到片上存儲器中執行。過(guò)程是：ADSP2183從字節存儲器空間裝載最前的32個(gè)程序存儲器字，然后開(kāi)始執行。裝載程序就在這32個(gè)字中。裝載程序連續的從字節口裝載，直到整個(gè)程序裝載完成為止。這里使用的是SST公司的SST29LE010，8位的1Mbit EEPROM作為DSP的字節存儲器。它是3.3V單電源，可以分頁(yè)，每頁(yè)128字節，最多1024頁(yè)，支持Page-Write(頁(yè)寫(xiě))和JEDEC標準的在線(xiàn)編程，使用起來(lái)方便可靠。
紅外熱像儀及其控制電路以RS422方式發(fā)送串行數據，TL16C552A按照通信協(xié)議接收到，自動(dòng)轉換成并行數據，ADSP2183直接用程序方式從數據總線(xiàn)上讀回。DSP發(fā)送給熱像儀的串行數據也是經(jīng)過(guò)TL16C552A并串轉換，再由RS422驅動(dòng)的?？紤]到ADSP2183和外部的通信任務(wù)就是控制命令、工作參數的發(fā)送和狀態(tài)字的返回，數據傳輸需求較低且數據流零散的特點(diǎn)，這里使用德州儀器公司的TL16C552A雙異步通信器就可以勝任了。
另外，系統中還加入了一個(gè)串行EEPROM器件，Microchip公司93LC66B Microwire 串行EEPROM。因為電視觀(guān)瞄系統中需要一些動(dòng)態(tài)的參數，來(lái)進(jìn)行不同的處理以適應特殊的場(chǎng)合需求。比如不同光學(xué)機構的零位角度不同、命令的調整、系統運行過(guò)程對特定參數或者錯誤信息的記錄，等等。都需要系統每次能夠記錄這些參數，并且在斷電以后存儲這些參數。由于參數并不多，所以不需要額外設計復雜的FLASH存儲空間。93LC66B的使用十分方便，確定好EEPROM的ORG狀態(tài)，就只需要把93LC66B的DI、DO、SCK和CS這幾根引腳與ADSP2183的Flag引腳正確連接，然后在DSP中對Flag編程，就可以實(shí)現對EEPROM的各種操作。
● 電源設計
現在以ASIC、DSP、FPGA等組成的系統中芯片都是低功耗設計，供電部分也變得越來(lái)越復雜。不僅對不同電平值的電壓精度、輸出電流、紋波、沖擊等要求十分嚴格，而且同一個(gè)芯片的不同電平的上電時(shí)序也有了要求。整個(gè)系統的電源設計都采用了美國德州儀器公司的電源器件。
ADSP2183的供電相對比較簡(jiǎn)單，這里主要討論FPGA的供電。手冊規定，EP2S30F484的電源基本分為這幾種：核心供電(Vccint)為1.2V；各個(gè)BANK的I/O口供電(Vccio)，鎖相環(huán)數字供電(Vccpll_d)為1.2V，鎖相環(huán)模擬供電(Vccpll_a)為1.2V。還有Vccpd為3.3V)，它是StratixII FPGA新定義的一個(gè)供電，其作用是為所有相關(guān)的3.3V/2.5V的配置輸入緩沖器和JTAG相關(guān)引腳提供穩定可靠的供電。它要求從0～3.3V的抬升時(shí)間必須小于100ms，否則Stratix II FPAG將不能配置成功。但是如果確實(shí)不能保障這樣苛刻的要求，就必須人為地把nCONFIG信號強制拉低，直到其他電源達到設計的可靠狀態(tài)，以確保配置過(guò)程的正確完成。
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