串行RapidIO連接功能增強DSP協(xié)處理能力

目前，對高速通信與超快計算的需求正與日俱增。有線(xiàn)和無(wú)線(xiàn)通信標準的應用隨處可見(jiàn)，數據處理架構每天都在擴展。較為普遍的有線(xiàn)通信方式是以太網(wǎng)(LAN、 WAN和MAN網(wǎng)絡(luò ))。手機通信是最為常見(jiàn)的無(wú)線(xiàn)通信方式，由應用了DSP的架構實(shí)現。電話(huà)作為語(yǔ)音連接的主要工具，目前正在不斷滿(mǎn)足日益增強的語(yǔ)音、視頻和數據要求。

系統設計人員在創(chuàng )建架構時(shí)不僅需考慮三網(wǎng)合一模式這一高端需求，還需滿(mǎn)足以下要求：高性能、低延遲、較低的系統成本(包括NRE)、可擴展、可延伸架構、集成現成(OTS)組件、分布式處理、支持多種標準和協(xié)議。

這些挑戰涉及到兩個(gè)主要方面：有線(xiàn)或無(wú)線(xiàn)架構中計算平臺/箱間的連接以及這些平臺/箱中的具體計算資源。

計算平臺間的連接

基于標準的連接目前較為普遍。并行連接標準(PCI、PCI-X、EMIF)可以滿(mǎn)足現在的需求，但在擴展性和延伸性方面略顯不足。隨著(zhù)基于包處理方式的出現，使用趨勢明顯偏向高速串行連接(圖1)。

圖1 串行連接趨勢

臺式電腦和網(wǎng)絡(luò )工業(yè)已采用了PCI Express(PCIe)和千兆位以太網(wǎng)/XAUI等標準。不過(guò)，無(wú)線(xiàn)架構中數據處理系統的互連要求略有不同：低引腳數、背板芯片對芯片連接、帶寬和速度可擴展、DMA和信息傳輸、支持復雜的可擴展拓撲、多點(diǎn)傳輸、高可靠性、絕對時(shí)刻同步、服務(wù)質(zhì)量(QoS)。

串行RapidIO(SRIO)協(xié)議標準可輕易滿(mǎn)足并超過(guò)大多數上述要求。因此，SRIO成了無(wú)線(xiàn)架構設備中數據平面連接的主要互連。

圖2 SRIO網(wǎng)絡(luò )構建模塊

SRIO網(wǎng)絡(luò )圍繞兩個(gè)基本模塊構建而成：端點(diǎn)和交換機(圖2)。端點(diǎn)對包進(jìn)行源端(source)和宿端(sink)處理，而交換機在端口間傳送包，對其不加解析。SRIO以一個(gè)三層架構層級指定(圖3)。

圖3 分層SRIO架構

1. 物理層規范說(shuō)明器件級接口的細節，如包傳輸機制、流量控制、電氣參數及低級錯誤管理。

2. 傳輸層規范為包在端點(diǎn)間移動(dòng)提供必需布線(xiàn)信息。交換機通過(guò)使用基于器件的布線(xiàn)在傳輸層中運行。

3. 邏輯層規范定義總體協(xié)議和包格式。所有包的有效載荷字節數為256或更少。事務(wù)使用指向34-/50-/66位地址空間的加載/存儲/DMA操作。事務(wù)包括：NREAD-讀操作(返回數據即為響應)、NWRITE-寫(xiě)操作，無(wú)響應、NWRITE_R-強韌型寫(xiě)入，響應來(lái)自目標端點(diǎn)、SWRITE-流式寫(xiě)入、ATOMIC-原子性讀/改/寫(xiě)、MAINTENANCE-系統查找、探測、初始化、配置和維護操作。

SRIO-優(yōu)勢前景

以3.125Gbps運行的4通道SRIO鏈路可以提供10Gbps的流量，且保證數據完整性。由于SRIO類(lèi)似于微處理器總線(xiàn)(存儲器和器件尋址，而非LAN協(xié)議的軟件管理)，因此包處理是通過(guò)硬件實(shí)現的。這意味著(zhù)可大幅削減I/O處理方面的額外開(kāi)銷(xiāo)，降低延遲并增加系統帶寬。但與多數總線(xiàn)接口不同，SRIO接口的引腳數較少，帶寬在鏈路為3.125Gbps的基礎上可繼續擴展。

平臺中的計算資源

如今的應用對處理資源的數量要求較高?；谟布膽冒l(fā)展迅猛。壓縮/解壓縮算法、反病毒和入侵監測等防火墻應用以及要求AES、三倍DES和 Skipjack等加密引擎的安全應用起初都是通過(guò)軟件實(shí)現的，但目前都已轉為硬件實(shí)現。這就需要帶寬和處理能力能夠實(shí)現共享的大型并行生態(tài)系統。系統需要使用CPU、NPU、FPGA或ASIC，從而實(shí)現共享或分布式處理。

在構建能夠適應未來(lái)發(fā)展變化的系統時(shí)，需考慮所有這些針對具體應用的要求，對計算資源的要求包括：

1. 多個(gè)主機-分布式處理；
2. 直接點(diǎn)對點(diǎn)通信；
3. 多個(gè)異構操作系統；
4. 復雜拓撲結構；
5. 發(fā)現機制；
6. 多余通路(故障恢復)；
7. 可支持高可靠性；
8. 無(wú)損協(xié)議；
9. 自動(dòng)重新培訓和器件同步；
10. 系統級錯誤管理；
11. 能夠支持通信數據平面；
12. 多點(diǎn)傳輸；
13. 流量管理(有損)操作；
14. 鏈路、級別和基于流的流量控制；
15. 協(xié)議互通；
16. 較高事務(wù)并發(fā)度；
17. 模塊化、可擴展；
18. 支持廣泛生態(tài)系統。

由無(wú)線(xiàn)架構中計算器件所派生出的各種各樣的要求，SRIO協(xié)議都可支持。

SRIO規范(圖4)對基于包的分層架構進(jìn)行了定義，可支持多個(gè)域或市場(chǎng)區間，從而有利于系統架構設計師設計新一代計算平臺。通過(guò)將SRIO用作計算互連，可輕松實(shí)現以下功能：使架構獨立；部署可靠性為運營(yíng)商級的可擴展系統；實(shí)現高級流量管理；提供高性能、高流量。此外，由大批供應商構成的生態(tài)群使得OTS部件與組件的選擇十分容易。

RIO為基于包的協(xié)議，該協(xié)議支持：

1. 通過(guò)基于包的操作(讀、寫(xiě)、消息)移動(dòng)數據；
2. I/O非連貫功能和緩存連貫功能；
3. 通過(guò)支持數據流、數據分區和重組功能而實(shí)現高效互通和協(xié)議封裝；
4. 通過(guò)啟用數百萬(wàn)個(gè)流而實(shí)現流量管理框架，支持256流量級別和有損操作；
5.流控制，支持多個(gè)事務(wù)請求流，提供QoS；
6. 支持優(yōu)先級別，從而可緩解帶寬分配和事務(wù)順序等問(wèn)題，并避免死鎖；
7. 支持拓撲，通過(guò)系統發(fā)現、配置和維護支持標準(樹(shù)狀和網(wǎng)格)與任意硬件(菊花鏈)拓撲，包括支持多個(gè)主機；
8. 錯誤管理和分類(lèi)(可恢復、提醒和致命性)。

圖4 SRIO規范

Xilinx針對SRIO的IP解決方案

用于SRIO的Xilinx端點(diǎn)IP解決方案針對RapidIO規范(v1.3)而設計。用于SRIO的完整Xilinx端點(diǎn)IP解決方案包括以下部分(圖5)。

圖5 用于SRIO的Xilinx端點(diǎn)IP架構

1. 用于SRIO的Xilinx端點(diǎn)IP為軟性L(fǎng)ogiCORE解決方案。對于通過(guò)邏輯(I/O)和傳輸層上的目標和發(fā)起接口源出和接收用戶(hù)數據，都支持完全兼容的最大有效載荷操作。

2. 緩沖層參考設計作為源代碼提供，可自動(dòng)重新劃分包的優(yōu)先級別并調整隊列。

3. SRIO物理層IP可實(shí)現鏈路培訓和初始化、發(fā)現和管理以及錯誤和重試恢復機制。另外，高速收發(fā)器在物理層IP中例化，可支持線(xiàn)速率為1.25Gbps、 2.5Gbps和3.125Gbps的1通路和4通路SRIO總線(xiàn)鏈路。

4. 寄存器管理器參考設計允許SRIO主機器件設定并維護端點(diǎn)器件配置、鏈路狀態(tài)、控制和超時(shí)機制。另外，寄存器管理器上提供的端口可供用戶(hù)設計探測端點(diǎn)器件的狀態(tài)。

用于SRIO的整個(gè)Xilinx端點(diǎn)IP LogiCORE解決方案已全面經(jīng)過(guò)測試，硬件驗證也已進(jìn)行，目前正在就與主要SRIO器件供應商之間的協(xié)同工作能力接受測試。LogiCORE IP通過(guò)Xilinx CORE Generator軟件GUI工具提供，該工具允許用戶(hù)定制波特率和端點(diǎn)配置，并支持流量控制、重發(fā)送壓縮、門(mén)鈴和消息接發(fā)等擴展功能。這樣，您便可創(chuàng )建一個(gè)靈活、可擴展的定制SRIO端點(diǎn)IP，對自己的應用進(jìn)行優(yōu)化。

Virtex-5 FPGA計算資源

用于SRIO的Xilinx端點(diǎn)IP可確保在使用SRIO協(xié)議的鏈路雙方間建立高速連接。在最小的Virtex-5器件中，IP僅占用不到20%的可用邏輯資源，因此可確保用戶(hù)設計使用大多數邏輯/存儲器/I/O，集中實(shí)現系統應用。讓我們一起看一下Virtex-5器件資源。

邏輯模塊

Virtex-5邏輯架構帶有基于65nm工藝的六輸入查找表(LUT)，可提供最高的FPGA容量。進(jìn)位邏輯經(jīng)過(guò)改進(jìn)后，該器件的性能比之前的器件高出30%。由于所需LUT減少，該器件的功耗明顯降低，且具備高度優(yōu)化的對稱(chēng)布線(xiàn)架構。

存儲器

Virtex-5存儲器解決方案包括LUT RAM、Block RAM及與大型存儲器進(jìn)行接口的存儲器控制器。Block RAM結構包括預制FIFO邏輯，即可用于外部存儲器的嵌入式檢錯和糾錯(ECC)邏輯。另外，Xilinx可通過(guò)存儲器接口生成器(MIG)工具向系統設計中的例化存儲器控制器模塊提供綜合設計資源。這樣，您便可利用經(jīng)過(guò)硬件驗證的解決方案，并將精力集中于設計中的其他關(guān)鍵部位。