解析高速ADC和DAC與FPGA的配合使用

　　通常情況下，這些數字接口采用的是并行LVDS總線(xiàn)，這樣它們會(huì )占用許多的FPGA I/O管腳，但是，并行接口的延遲最小，并且由于它們使用差分信號傳遞方式，也可以降低輻射噪聲，這在高性能系統中是非常重要的。

　　收到FPGA發(fā)出的4個(gè)數據流，你可能想知道在FPGA內部是如何處理數據的，在許多應用中，包括通信處理器和射電天文，都使用的一個(gè)常用的方法是使用組合或者分離的FFT結構，如下面兩個(gè)圖所示：

　　使用4個(gè)128點(diǎn)的FFT流水線(xiàn)，加上旋轉因子和1個(gè)并行4點(diǎn)FFT,組合成512點(diǎn)的FFT

　　分離512點(diǎn)FFT,與組合FFT相反。與組合FFT不同的是，在前兩個(gè)階段，對高速輸入有一個(gè)重組的操作

　　因為這些真實(shí)的數據樣本，你將需要尋找一個(gè)優(yōu)化的方法以便于在FFT結構中對這些數據進(jìn)行處理，高效的、大FFT的實(shí)現是一個(gè)復雜的研究領(lǐng)域，但是在FFT之前，許多應用使用加權疊接相加(WOLA)結構來(lái)改善頻譜泄漏。下面兩個(gè)圖顯示了使用一個(gè)矩形窗口的普通FFT和使用WOLA的FFT的行為對比：

　　使用普通FFT矩形窗口的相鄰信道

　　使用WOLA方法的相鄰信道，顯示了更少的頻譜泄漏

　　然后，根據應用的需求，對這些合成的FFT數據進(jìn)行后處理。