相位差可調的雙通道信號發(fā)生器的設計

摘要：為了調節兩路相同頻率正弦信號之間的相位差，采用DDS技術(shù)設計了相位關(guān)系可調的雙通道信號發(fā)生器。該信號發(fā)生器的輸出頻率范圍為0Hz～150MHz，頻率分辨率為1μHz，相位調節范圍為0%26;#176;～360%26;#176;，分辨率為0．022%26;#176;。它不僅可輸出兩路相同頻率、相位差可調的正弦信號，而且可分別作為兩路獨立的可調頻、調幅、調相的信號發(fā)生器使用。 關(guān)鍵詞：相位差 直接數字頻率合成 信號發(fā)生器 正弦信號發(fā)生器作為電子技術(shù)領(lǐng)域中最基本的電子儀器，廣泛應用于航空航天測控、通信系統、電子對抗、電子測量、科研等各個(gè)領(lǐng)域中[1～2]。隨著(zhù)電子信息技術(shù)的發(fā)展，對其性能的要求也越來(lái)越高，如要求頻率穩定性高、轉換速度快，具有調幅、調頻、調相等功能，另外還經(jīng)常需要兩路正弦信號不僅具有相同的頻率，同時(shí)要有確定的相位差。 要實(shí)現兩路信號具有確定的相位差，通常有兩種實(shí)現方法：—‘種是采用移相器實(shí)現，如阻容移相網(wǎng)絡(luò )、電感移相器、感應分壓器移相器等。這種方法有許多不足之處，如移相精度受元件特性的影響大、移相精度差、移相操作不方便、移相角受負載和時(shí)間等因素的影響而漂移等；另一種是采用數字移相技術(shù)，這是目前移相技術(shù)的潮流[3]。數字移相技術(shù)的核心是先將模擬信號或移相角數字化，移相后再還原成模擬信號。本文采用直接數字頻率合成技術(shù)設計了雙通道正弦信號發(fā)生器，可以輸出兩路頻率相同、相位差可調的正弦信號。兩通道還可以獨立使用，分別進(jìn)行調頻、調幅及調相。該信號發(fā)生器具有頻率穩定度高及調頻、調相迅速的優(yōu)點(diǎn)。1 直接數字頻率合成器的基本原理 頻率合成是指對一個(gè)標準信號頻率經(jīng)過(guò)一系列算術(shù)運算，產(chǎn)生具有相同精度和穩定度的大量離散頻率的技術(shù)。頻率合成有多種實(shí)現方法，其中直接數字頻率合成技術(shù)與傳統頻率合成技術(shù)相比具有難以比擬的優(yōu)點(diǎn)，如頻率切換速度快、分辨率高、頻率和相位易于控制等[4～5]因此得到越來(lái)越廣泛的應用，成為當今現代電子系統及設備中頻率源設計的首選。 直接數字頻率合成器由參考時(shí)鐘、相位累加器、正弦查詢(xún)表和D／A轉換器組成，如圖1所示。 直接數字頻率合成技術(shù)是根據相位間隔對正弦信號進(jìn)行取樣、量化、編碼，然后儲存在EPROM中構成一個(gè)正弦查詢(xún)表。頻率合成時(shí)，相位累加器在參考時(shí)鐘的作用下對時(shí)鐘脈沖進(jìn)行計數，同時(shí)將累加器輸出的累加相位與頻率控制字K預置的相位增量相加，以相加后的吉果形成正弦查詢(xún)表的地址；取出表中與該相位對應的單元中的幅度量化正弦函數值，經(jīng)D／A轉換器輸出模擬信號，再經(jīng)低通濾波器平滑得到符合要求的模擬信號。相位累加器的最大計數長(cháng)度與正弦查詢(xún)表中所存儲的相位分隔點(diǎn)數相同，由于相位累加器的相位增量不同，將導致一周期內的取樣點(diǎn)數不同，在取樣頻率(由參考時(shí)鐘頻率決定)不變的情況下，輸出信號的頻率也相應變化。如果設定累加器的初始相位，則可以對輸出信號進(jìn)行相位控制。 由采樣原理可知，如果使用兩個(gè)相同的頻率合成器，并使其參考時(shí)鐘相同，同時(shí)設定相同的頻率控制字、不同的初始相位，那么在原理上就具備了實(shí)現輸出兩路具有一定相位差的同頻信號的可能性。 AD9852是ADI公司生產(chǎn)的高集成度的頻率、相位、幅度可調的直接數字頻率合成器，內部集成了高性能D／A轉換器、高速比較器、程序寄存器、參考時(shí)鐘倍頻器及可實(shí)現各種運算的高性能的數字控制單元，并且可以實(shí)現全數字編程控制。AD9852的輸出信號頻率控制字為48位，使輸出頻率調節分辨率達到1μHz，輸出信號的頻率范圍可從直流到150MHz，相位調節控制字為14位，相調節分辨率為0．022%26;#176;，幅值調節控制字為12位。本文所設計的信號發(fā)生器以?xún)善珹D9852為核心。圖22 信號發(fā)生器的硬件設計 信號發(fā)生器由計算機、接口電路、CPLD、頻率合成芯片、低通濾波器組成，其組成框圖如圖2所示。計算機通過(guò)接口電路和CPLD分別給兩片頻率合成芯片AD9852送人頻率控制字、相位控制字和幅值控制字，使其輸出一定頻率、相位和幅值的正弦波信號，經(jīng)過(guò)低通濾波器后形成平滑的正弦波。 要使兩路輸出信號A和B的相位差可調，必須保證兩路信號同步，為此要滿(mǎn)足以下條件： (1)輸入到兩個(gè)AD9852的參考時(shí)鐘之間要有足夠小的相位偏移。這個(gè)相移會(huì )導致輸出信號之間產(chǎn)生與之成比例的相移。因此必須精心進(jìn)行布線(xiàn)設計，使從CPLD輸出參考時(shí)鐘的引腳到兩個(gè)AD9852的參考時(shí)鐘輸入引腳的引線(xiàn)距離相等，以保證系統時(shí)鐘同步。另外，參考時(shí)鐘上升／下降沿的抖動(dòng)應盡可能小，并且上升／下降時(shí)間應盡可能短，因為不同AD9852輸入電路的觸發(fā)電壓不同，因此參考時(shí)鐘的上升／下降沿時(shí)間長(cháng)會(huì )增加輸出信號的相位誤差。 (2)頻率控制字送到AD9852的數據緩沖區后，還必須通過(guò)一個(gè)更新時(shí)鐘才能將數據緩沖區中的數據送到相位累加器，成為有效數據后進(jìn)行輸出。AD9852有兩種更新時(shí)鐘產(chǎn)生方式，一種由芯片內部自動(dòng)產(chǎn)生，另一種由外部提供。要使兩路輸出信號同步，必須使用外部I／O更新時(shí)鐘，同時(shí)必須使參考時(shí)鐘信號(REFCLK)與外部I／O更新時(shí)鐘(UPDATE CLK)上升沿之間滿(mǎn)足圖3所示的時(shí)序關(guān)系。更新時(shí)鐘的上升沿必須在參考時(shí)鐘的下降沿0．3ns之后與下一個(gè)下降沿1．5ns之前之間(圖3中深色區間為有效區域)產(chǎn)生，這樣可以使兩個(gè)AD9852工作在相同的系統時(shí)鐘(參考時(shí)鐘乘以一定倍數)下，且它們的系統時(shí)鐘脈沖數相差不能超過(guò)1個(gè)脈沖。 (3)在第一次傳送數據之前必須先使AD9852復位，以保證AD9852的輸出相位可知。因為AD9852的相位輸出是連續的，所示復位信號可使兩個(gè)AD9852的相位累加器復位到COS(0)狀態(tài)。新的數據送到相位累加器時(shí)，它們之間的相位關(guān)系可以得到保持，也可以通過(guò)相位控制字來(lái)調節兩片AD9852之間的相位差。 CPLD(大規?？删幊踢壿嬈骷?具有靜態(tài)可重編程或在線(xiàn)動(dòng)態(tài)重構的特性，使得硬件功能可以像軟件一樣通過(guò)編程來(lái)修改，不僅使設計修改變得十分方便，而且大大提高了電子系統的靈活性和通用能力，因此成為當今實(shí)現電子系統集成化的重要手段。本文用CPLD實(shí)現計算機與兩片AD9852的輸入接口。CPLD內部電路如圖4所示。圖4AD9852的接口部分主要由三個(gè)鎖存器、一個(gè)D觸發(fā)器、三個(gè)或門(mén)、一個(gè)非門(mén)組成。圖中D10～D17為計算機接口電路的數據總線(xiàn)，用于給AD9852傳送數據、地址和控制信號；A10～A12為地址信號，分別用來(lái)選通數據鎖存器(U1)、地址鎖存器(U2)和控制信號鎖存器(U3)；WR為鎖存器的寫(xiě)控制信號；CLKIN為參考時(shí)鐘輸入，由一個(gè)恒溫晶振提供，以保證盡可能小的相位抖動(dòng)。輸出信號WR1為第一片AD9852的寫(xiě)控制信號，WR2為另一片AD9852的寫(xiě)控制信號，RESET、UPDATE CLK、REFCLK分別為兩片AD9852的復位信號、I／O更新時(shí)鐘信號和參考時(shí)鐘。其中，D觸發(fā)器用來(lái)實(shí)現圖2所示的參考時(shí)鐘與I／O更新時(shí)鐘之間的時(shí)序關(guān)系。 本文采用直接數字頻率合成技術(shù)設計了雙通道相位關(guān)系可調的信號發(fā)生器，輸出信號頻率范圍為直流到120MHz，頻率分辨率高于0．01μHz，相位調節分辨率為0．22%26;#176;。兩個(gè)通道不僅可以輸出相同頻率的信號，還可以輸出不同頻率、不同相位、不同幅值的正弦信號。經(jīng)在石英晶體測試系統中使用表明，本設計達到了設計要求，應用方便靈活。 linux操作系統文章專(zhuān)題:linux操作系統詳解（linux不再難懂）