選擇合適的示波器進(jìn)行高速電路調試和驗證

圖6: 幾種“帶寬”的定義圖示

除了應用上需要注意以上這些事項以外，DSP功能還有一些要求。從上圖我們可以看到，DSP要求必須滿(mǎn)足奈奎斯特采樣率實(shí)時(shí)采樣。有一些廠(chǎng)家的示波器當采樣率不滿(mǎn)足奈奎斯特帶寬時(shí)，會(huì )有難以預料的波形幅度失真，大多來(lái)自于這個(gè)原因。

同時(shí)，高性能示波器一般都是4通道。但是要在四個(gè)通道上同時(shí)實(shí)現標定帶寬，還需要采樣率的支持。業(yè)界一般公認2.5倍于帶寬的采樣率是保證帶寬的最低要求。這樣，如果使用8GHz以上的示波器做信號驗證（一般都是單次采集），泰克的DPO可以同時(shí)在4條通道同時(shí)提供全帶寬性能（每通道50G的采樣率可以有效保證最高20GHz的帶寬），而采用共享放大器和ADC結構的示波器最多只能在兩條通道上達到全帶寬指標，有的甚至僅僅能保證一條通道的性能。

存儲深度方面，很多驗證測試需要足夠的數據。如目前在高速串行信號的抖動(dòng)和眼圖測試過(guò)程中都要求一次捕獲大量的數據，以進(jìn)行精確的抖動(dòng)測量和預估，同時(shí)保證低誤碼率。以避免捕獲少量數據進(jìn)行分析的結果的偶然性和不確定性。類(lèi)如HDMI測試規范（CTS1.2 a Page 15）要求捕獲1百萬(wàn)個(gè)比特數據進(jìn)行眼圖分析，則需要示波器兩通道在10Gs/S的采樣率下使用16M的存儲深度。FBD Sigtest（Release notes Page6）推薦捕獲1百萬(wàn)個(gè)比特數據進(jìn)行眼圖分析.PCIE 2.0的規范（Page239）規定強制要求捕獲1Mlillion數據進(jìn)行眼圖抖動(dòng)分析。則需要示波器單通道在40Gs/S的采樣率下使用8M的存儲深度。

另一個(gè)例子：為了減少EMI的串擾和輻射，在大多數高速串行信號中均使用了加入了擴頻時(shí)鐘（spread spectrum clock）,它可以使串行信號的速率在一個(gè)適當的范圍內進(jìn)行漂移，從而使其頻譜在一個(gè)較寬的范圍內擴散，尖峰值顯著(zhù)降低，可以有效減少EMI問(wèn)題。例如 FBD規范（Page15）明確規定需要支持頻率很低的30-33K的頻率的擴頻時(shí)鐘，其他如PCIE,SATAI,SATAII同樣要支持此功能。為了驗證Motherboard上的諸如此類(lèi)的串行信號是否支持擴頻時(shí)鐘，而且確認其調制頻率是否在30-33K之間。就必須一次捕獲足夠長(cháng)時(shí)間的信號進(jìn)行頻率抖動(dòng)分析。一次抓取的采樣點(diǎn)數可以用下面的公式計算：每個(gè)擴頻周期約位1/33k=30uS，由于是捕獲高速串行信號，采樣率至少為40Gs/S,即采樣間隔為25pS，則捕獲單個(gè)周期的總采樣點(diǎn)數為30uS/25ps=1.2M,為了實(shí)現準確的擴頻時(shí)鐘的測量，一般建議捕獲10個(gè)以上的擴頻時(shí)鐘周期, 所以總的采樣點(diǎn)數為1.2M*10=12M.需要強調的是，此12M的存儲深度必須使用在40Gs/s或更高的采樣率下才有意義。

有些示波器設計時(shí)采用將高速采集前端（多達80顆ADC）和高速內存在物理上用一顆SOC芯片實(shí)現，由于有太多功能在一個(gè)芯片內部實(shí)現，導致片內高速內存容量的限制（在40GS/s下不大于2M），而且無(wú)法對內存擴展升級。為了彌補這種設計結構的缺陷，這類(lèi)示波器會(huì )采用在芯片外部添加低速存儲器彌補片內高速內存的限制，但外部存儲器不能在高采樣率下工作，一般只能提供2GS/s，樣點(diǎn)間隔500ps，無(wú)法在信號邊沿采集足夠樣點(diǎn)，甚至出現會(huì )出現混疊，所以它無(wú)法提供高精度時(shí)間測試結果。泰克DPO可以提供每通道200M的存儲深度，且無(wú)任何使用限制，是業(yè)界最高的能力。這一能力讓使用DPO進(jìn)行驗證測試的工程師在工作里游刃有余。