基于FSL總線(xiàn)的門(mén)光子計數器設計

2 系統設計實(shí)現

　　2.1 系統硬件框圖

　　計數系統硬件結構如圖3所示，由FPGA、64MB的DDR存儲器、16MB的FLASH存儲器和10M/100M以太物理層(PHY)等組成。系統工作時(shí)，由PC機通過(guò)網(wǎng)口發(fā)送命令到FPGA，FPGA內部的Microblaze軟核配置計數IP核的工作模式，由FPGA通過(guò)兩路BNC接口對外部計數源進(jìn)行計數，并將數據在DDRRAM內進(jìn)行緩沖，最終將這些數據通過(guò)網(wǎng)口發(fā)送到PC機。

　　2.2 主要元器件介紹

　　2.2.1 FPGA芯片及其配置芯片選用

　　FPGA選用Xilinx公司的Spartan-3E系列XC3S500E，采用先進(jìn)的90nm制造工藝生產(chǎn)，其器件密度為50萬(wàn)門(mén)。Spartan3系列的FPGA是Xilinx公司專(zhuān)門(mén)針對大容量、低成本需求的電子設計而開(kāi)發(fā)的，可支持多種電平的I/O標準;含有豐富的邏輯資源。XC3S500E具有360kbits的塊RAM、73kbits的分布式RAM、10476個(gè)邏輯單元、20個(gè)18×18的乘法器和4個(gè)DCM時(shí)鐘管理模塊。

　　FPGA的配置芯片選用的是Xilinx公司的在系統可編程配置芯片XCF04S，該芯片可為XC3S500E提供易于使用、成本低且可重復編程的配置數據存貯方法，該芯片支持IEEE1149.1標準的JTAG邊界掃描測試和編程。在本系統設計中，XCF04S主要存放用于引導Microblaze軟核及應用程序的引導代碼。

　　2.2.2 存儲芯片

　　系統使用的RAM是Micron Technology公司的DDRSDRAM(MT46V32M16)，是一片容量為512Mbit(32Mx16)的16位總線(xiàn)寬度存儲芯片，用于上電后加載Microblaze軟核代碼和應用程序代碼，以及對計數數據進(jìn)行緩沖。FLASH芯片是Intel StrataFlash parallel NORFlash，型號為28F256J3，存儲密度為256Mbit，在本系統中用于保存Microblaze軟核代碼和應用程序代碼。

　　3 功能設計實(shí)現

　　3.1 基于EDK的FPGA軟核Microblaze的應用設計實(shí)現

　　系統設計工具主要采用Xilinx公司的嵌入式開(kāi)發(fā)套件EDK，它是用于設計嵌入式處理系統的集成解決方案。它包括搭建硬件平臺的XPS和進(jìn)行軟件配置的SDK。

　　Microblaze是Xilinx公司推出的32位軟處理器核，支持CoreConnect總線(xiàn)的標準外設集合。MicroBlaze處理器運行在150MHz時(shí)鐘下，可提供125 D-MIPS的性能，這種高效的軟核在本系統中可用于實(shí)現處理器功能，實(shí)現對計數IP核的配置，以及支撐Xilinx的clockgenerator、Et-hernet等IP核。系統對計數器的實(shí)現采用Verilog語(yǔ)言將計數功能編寫(xiě)為IP核，將其通過(guò)FSL總線(xiàn)掛在Microblaze軟核上，以實(shí)現計數功能。

　　3.2 通訊協(xié)議

　　Microblaze到計數IP核之間的通訊數據定義如下：

　　計數IP核到Microblaze之間的通訊數據定義如下：

　　3.3 計數IP核的設計實(shí)現

　　3.3.1 計數IP核的結構

　　計數IP核采用verilog硬件語(yǔ)言編寫(xiě)，其結構如圖6所示，頂層文件counterpulse3對接口進(jìn)行配置，并根據FSL總線(xiàn)上的命令參數選擇工作模式，pulsecount1、pulsecount2和pulsecount3分別是3種工作模式的代碼實(shí)現，fsloprt是與FSL進(jìn)行接口的代碼。