一種基于FPGA+DSP的通用飛控計算機平臺設計

　　將按照上述流程設計的程序在FPGA中進(jìn)行測試。將FPGA串口和PC機連接，采用115 200波特率連續工作3分鐘，收發(fā)均無(wú)錯誤字節。

　　3.1.2 雙RAM緩沖機制

　　由于串口外設的波特率是115 200，屬于低速外設，因此在串口數據和DSP之間采用雙端口RAM作為緩沖區。由于此FPGA上自帶片上RAM，因此可以利用開(kāi)發(fā)環(huán)境自帶的IP核生成片上雙端口RAM，不用額外增加片外RAM器件(圖1)。雙端口RAM的實(shí)體定義和讀寫(xiě)時(shí)序：

　　將每個(gè)RAM中的最后一個(gè)字節作為反映RAM存儲狀態(tài)的狀態(tài)字。RAM的狀態(tài)字代表的含義如下：

　　bit0：1-串口接收到新數據幀 0-無(wú)新數據幀;

　　bit1：1-數據已經(jīng)被讀取 0-數據未被讀取;

　　慣導和導引頭向彈載機每6 ms傳輸一幀數據，將數據存儲到雙端口RAM中，同時(shí)將bit0置‘1’，bit1清零，即RAM狀態(tài)為“新數據幀未被讀取”。由于慣導和導引頭的數據不同步，因此DSP每1ms就查詢(xún)一次RAM的狀態(tài)字。若接收到新的數據幀(bit0=1)，則讀取RAM數據，并將“數據被讀取”位置1(bit1=1)。這樣，慣導和導引頭給DSP發(fā)送的數據延遲不超過(guò)1 ms，可以認為慣導和導引頭的數據是實(shí)時(shí)同步的。

　　在串口接收數據期間，如果串口和DSP在同一時(shí)間操作RAM，可能導致DSP讀取到幀錯亂的數據。為了保證數據幀的完整，不使兩者同時(shí)讀取RAM，采用雙RAM緩沖機制，即為每個(gè)串口配置2個(gè)雙端口RAM的作為緩沖，如圖5所示。串口數據接收程序通過(guò)查詢(xún)RAMa和RAMb的狀態(tài)字，若bit1=1，則將接收到的數據幀存儲到對應的RAM中，完成之后將bit0置1，bit1清0，這個(gè)周期為6 ms。與此同時(shí)，DSP每1 ms查詢(xún)一次RAMa和RAMb，若bit0為1，則讀取對應RAM中的數據幀，同時(shí)將bit0清0。bit1置1。串口數據發(fā)送過(guò)程與接收類(lèi)似，數據傳輸方向相反。

　　采用雙RAM緩沖機制，使得串口和DSP不在同一時(shí)間訪(fǎng)問(wèn)同一RAM區，避免了錯幀和丟幀，同時(shí)保證了數據傳輸的實(shí)時(shí)性。

　　3.2 DSP軟件設計

　　DSP軟件設計采用模塊化設計方式，分為應用層和底層軟件兩部分。應用層軟件主要實(shí)現飛控流程和飛控算法;底層軟件主要實(shí)現數據格式的轉換，以便通過(guò)DSP總線(xiàn)和FPGA進(jìn)行數據交換。

　　3.2.1 應用層軟件設計

　　外部的慣導和導引頭6 ms產(chǎn)生一次數據，DSP開(kāi)啟1ms的定時(shí)器中斷，在中斷中每1 ms查詢(xún)一次雙端口RAM的狀態(tài)字，判斷是否有新數據產(chǎn)生，這樣采集的數據延遲不會(huì )超過(guò)1 ms。飛控解算的周期為6 ms，遙測數據發(fā)送的周期為12 ms，在定時(shí)器中斷程序中完成飛控解算和遙測數據發(fā)送。

　　中斷服務(wù)程序每1 ms運行一次，每次首先查詢(xún)導引頭和慣導有沒(méi)有更新數據，再讀取新數據存儲在全局結構體里。每6ms用全局結構體里得到的新數據解算一次飛控指令，得到舵機的輸出角度，輸出舵控指令，控制舵機。流程如圖6所示。

　　3.2.2 底層軟件設計

　　DSP底層軟件主要完成外部數據交換和數據格式的轉換。DSP通過(guò)XINTF產(chǎn)生讀寫(xiě)時(shí)序(圖2圖3所示時(shí)序)，FPGA也設計與之相匹配的時(shí)序完成兩者之間的數據交換。

　　DSP應用層軟件使用的是浮點(diǎn)數，而DSP和FPGA之間只能傳遞二進(jìn)制數，因此需要按照IEEE標準進(jìn)行浮點(diǎn)數和二進(jìn)制數之間的轉換。根據IEEE標準，可以用32位，即8個(gè)字節表示一個(gè)浮點(diǎn)數。如果將代表浮點(diǎn)數的4個(gè)字節組合成32位的整型數inte32，進(jìn)行強制類(lèi)型轉換皆可以得到浮點(diǎn)數，轉換函數如下：

　　將浮點(diǎn)數轉換成整型數的方法與此類(lèi)似。底層軟件按照上述方法實(shí)現數據轉換，供應用層調用。

　　4 系統驗證

　　彈載機實(shí)物設汁制作完成之后可以利用半實(shí)物仿真平臺進(jìn)行測試，該半實(shí)物仿真平臺由上位機、慣導、舵機和三軸轉臺組成。如圖上位機的作用是模擬導彈動(dòng)力學(xué)模型和導引頭信息，并控制三軸轉臺運動(dòng)模擬導彈姿態(tài)。導彈的運動(dòng)信息由慣導測量之后發(fā)送給飛控計算機，飛控計算機根據運動(dòng)信息解算出舵機控制量控制舵機轉動(dòng)，同時(shí)將遙測數據發(fā)送給上位機。上位機采集舵機反饋的實(shí)際角度，將其代入導彈動(dòng)力學(xué)模型，計算導彈姿態(tài)，控制三軸轉臺，這樣就形成了完整的半實(shí)物仿真回路。

　　仿真實(shí)驗中，首先不接入飛控計算機，由仿真計算機中的控制系統數學(xué)模型直接實(shí)現控制算法，所得導彈運動(dòng)軌跡如圖8所示;將飛控計算機接入仿真回路，由飛控計算機實(shí)現制導控制算法所得運動(dòng)軌跡如圖9所示。

　　由圖8和圖9的對比可以看出，飛控計算機接入之后飛控系統工作正常，導彈飛行軌跡基本一致，飛控計算機控制效果理想。

　　5 結論

　　文中提出了一種基于DSP+FPGA的飛控計算機設計方法，在半實(shí)物仿真系統中驗證了其性能，滿(mǎn)足設計要求。解決了在多數字彈上設備存在情況下的數據幀實(shí)時(shí)同步問(wèn)題。由于FPGA可以通過(guò)編程實(shí)現各種時(shí)序，所以此飛控計算機可以擴展為除了RS422外部接口外的其他多種數字設備接口，滿(mǎn)足模塊化、通用化的實(shí)際應用需求。