一種基于軟件關(guān)機電路的電源系統設計方案

　　在設計過(guò)程中，如圖5，圖6所示，考慮到DSP內核的上電時(shí)間應比I/O模塊的上電時(shí)間提前或同時(shí)發(fā)生，而兩模塊供電又是分開(kāi)的，因此需設計硬件延遲電路。

　　(其中，VTH=1.2 V、IENX=6μA、R=51 kΩ)，這里取C=12 pF時(shí)，延遲時(shí)間為tDELAY=100 ns。

　　3.1 CVDD和CVDDSP的隔離

　　ARM內核和DSP內核上電順序如圖7所示，DSP內核的上電時(shí)間晚于A(yíng)RM內核的上電時(shí)問(wèn)，ARM上電后，使整個(gè)系統開(kāi)始正常運轉，而進(jìn)行數據處理的DSP內核應在A(yíng)RM上電一段時(shí)間后上電或不上電。所以對其提供1.3 V電壓時(shí)，兩內核之間需使用功率電感延遲電流，起到隔離的作用。設計時(shí)，將CVDD直接連接1.3 V電源，而CVDDSP經(jīng)過(guò)一個(gè)功率電感后，再連接1.3 V電源。

　　3.2 PLL電源設計

　　開(kāi)關(guān)電源干擾主要來(lái)源于工頻電流的整流波形和開(kāi)關(guān)操作波形，這些波形的電流泄露到輸入部位就成為傳導噪聲和輻射噪聲，泄露到輸出部位就形成了紋波問(wèn)題。PLL外部電路如圖8所示，考慮到電磁兼容性的有關(guān)要求，在外部設計時(shí)加入EMI濾波網(wǎng)絡(luò )，隔離外部電源紋波引入，抑制開(kāi)關(guān)電源上的干擾。

　　3.3 DAC內核電壓和模擬I/O電壓的設計

　　由于DSP內核電壓(Vcore=1.3 V)不能直接供給DAC內核(VDDAIPIV=1.2 V)，為增強DAC內核電源穩定性，如圖9所示，采用功率電感L21，L22進(jìn)行紋波濾波處理。而DAC的參考電壓0.5 V無(wú)需吸入大電流，因此直接選用穩壓二極管就能實(shí)現。模擬I/O電壓VDDAIP8V=1.8 V，設計方法與上相同。

　　3.4 DDR2電源設計

　　DDR2外部電路圖如圖10所示，DVDDR2通過(guò)EMI濾波網(wǎng)絡(luò )將1.8 V電壓接入到DDR_VDDDLL引腳，實(shí)現對DDR2供電的目的;由于DDR2接口端輸入阻抗大，所以DDR_VREF參考電壓通過(guò)兩個(gè)阻值為1 kΩ的電阻分壓為0.9 V。

　　4 結論

　　嵌入式虹膜識別系統的電源網(wǎng)絡(luò )采用軟件關(guān)機電路進(jìn)行控制，滿(mǎn)足了810 MHz的DSP等各類(lèi)高功耗內核的需求，并解決了內核上電時(shí)序先后順序及其延時(shí)問(wèn)題，提高了系統的穩定性和可靠性。該嵌入式虹膜識別系統現已量化投產(chǎn)，并成功投入社會(huì )使用。根據其實(shí)際應用表明，該電源系統具有可控性好、電壓穩定、寬輸入電壓，并滿(mǎn)足嵌入式系統所有器件功耗需求等的特點(diǎn)，達到了設計要求。