基于FPGA+DSP的紅外信息數據處理系統設計

3控制信息處理模塊的硬件設計

控制信息處理板由處理器、時(shí)鐘及復位電路、存儲器、數字脈沖計數與邏輯控制電路、模數轉換A/D電路和指示燈電路組成。如圖3所示。

控制信息處理板信號處理器采用TMS320F2812，由30 MHz晶體提供輸入工作時(shí)鐘，16位總線(xiàn)寬度，可訪(fǎng)問(wèn)128 kW的片上程序存儲空間和64 kW的數據存儲空間，具有三級外部中斷。時(shí)鐘電路采用外部晶振為F2812提供30 MHz的時(shí)鐘輸入，由內部PLL電路配置F2812工作時(shí)鐘為120 MHz，外部總線(xiàn)工作時(shí)鐘為60 MHz.復位電路由本板的LDO電源轉換器輸出，復位輸入經(jīng)CPLD的邏輯控制均產(chǎn)生控制信息處理板DSP的復位?？刂菩畔⑻幚戆逯饕幸韵麓鎯ζ髋渲茫篎2812片內存儲器包括：18 kW的SARAM、128 kB的Flash、4kB的Boot Rom.片外存儲空間包括：512kB的SRAM、1 kB的飛控計算機雙口存儲空間、3路數字脈沖計數電路的數據寄存器及板上2片A/D轉換器的數據端口地址等。

可編程邏輯CPLD電路完成控制信息處理板的3路數字脈沖計數、復位電路和譯碼邏輯等，譯碼邏輯由F2812的外部存儲器片選信號和高位地址線(xiàn)一并通過(guò)邏輯譯碼產(chǎn)生訪(fǎng)問(wèn)A/D芯片及與飛控模塊接口的片選信號。

CPLD實(shí)現對3路數字脈沖信號進(jìn)行計數測頻的原理是;將3路數字脈沖信號經(jīng)CPLD測頻電路對脈沖信號進(jìn)行計數處理后，通過(guò)軟件編程由F2812定時(shí)讀取。

2片A/D轉換器實(shí)現9路模擬量輸入的模數轉換，A/D電路見(jiàn)圖4.系統輸入9路差分交流模擬信號，這9路模擬信號需使用差分運放調整至0~+5 V，同時(shí)輸入到A/D轉換器，采樣時(shí)鐘由CPLD控制。

4軟件功能設計

圖像控制信息處理系統結構復雜、接口繁多。因篇幅限制，僅對驗證其是否滿(mǎn)足成像導引系統和目標信號處理系統指標要求的BIT測試方法作了簡(jiǎn)要介紹。A/D測試選用數字化FFT方法進(jìn)行，Flash和RAM類(lèi)的測試用讀寫(xiě)比較片內空間數據完成判斷，接口類(lèi)測試通過(guò)硬件接口從外部輸入模擬信號后運行軟件對運算結果進(jìn)行閾值判斷實(shí)現，圖像數據傳輸率測試通過(guò)EMIF總線(xiàn)與FPCA內部的同步雙口RAM配置為主從式測試回路方法而實(shí)現。而B(niǎo)IT測試結果則通過(guò)RS422接口轉RS232接口，連接PC機顯示。測試結果顯示直觀(guān)，局部電路出現故障易于定位。

5結束語(yǔ)

文中針對彈載計算機紅外圖像信息處理的需求，以DSP(TMS320C6414)處理器+FPGA(XC2V2000-FG676)為核心開(kāi)發(fā)了數據處理系統，進(jìn)行了軟硬件設計。經(jīng)測試結果表明，該系統具有較強的處理能力，調試方便，在發(fā)生硬件故障時(shí)易于定位。