基于FPGA的直接數字頻率合成器的設計實(shí)現

　　概述

　　直接數字頻率合成技術(shù)(Direct Digital Frequency Synthesis,即DDFS,一般簡(jiǎn)稱(chēng)DDS)，是從相位概念出發(fā)直接合成所需要波形的一種新的頻率合成技術(shù)。目前各大芯片制造廠(chǎng)商都相繼推出采用先進(jìn)CMOS工藝生產(chǎn)的高性能、多功能的DDS芯片,為電路設計者提供了多種選擇。然而在某些場(chǎng)合，專(zhuān)用DDS芯片在控制方式、置頻速率等方面與系統的要求差距很大，這時(shí)如果用高性能的FPGA器件來(lái)設計符合自己需要的DDS電路，就是一個(gè)很好的解決方法。

　　ACEX 1K器件是Altera公司著(zhù)眼于通信、音頻處理及類(lèi)似場(chǎng)合的應用而推出的芯片系列,總的來(lái)看將會(huì )逐步取代FLEX 10K 系列，成為首選的中規模器件產(chǎn)品。它具有如下優(yōu)點(diǎn)：

　　* 高性能。ACEX 1K器件采用查找表(LUT)和EAB(嵌入式陣列塊)相結合的結構，特別適用于實(shí)現復雜邏輯功能和存儲器功能，例如通信中應用的DSP、多通道數據處理、數據傳遞和微控制等。

　　* 高密度。典型門(mén)數為1萬(wàn)到10萬(wàn)門(mén)，有多達49,152位的RAM(每個(gè)EAB有4,096位RAM)。

　　* 系統性能。器件內核采用2.5V電壓，功耗低，能夠提供高達250MHz的雙向I/O功能，完全支持33MHz和66MHz的PCI局部總線(xiàn)標準。

　　* 靈活的內部互聯(lián)。具有快速連續式、延時(shí)可預測的快速通道互連；能提供實(shí)現快速加法器、計數器、乘法器和比較器等算術(shù)功能的專(zhuān)用進(jìn)位鏈和實(shí)現高速多扇入邏輯功能的專(zhuān)用級聯(lián)鏈。

　　本次設計采用的是ACEX EP1K50,典型門(mén)數50000門(mén)，邏輯單元2880個(gè),嵌入系統塊10個(gè)，完全符合單片實(shí)現DDS電路的要求。設計工具為Altera的下一代設計工具Quartus軟件。

　　DDS的工作原理

　　和電路結構

　　圖1所示是一個(gè)基本的DDS電路工作原理框圖。DDS以數控振蕩器的方式，產(chǎn)生頻率、相位可控制的正弦波。電路一般包括基準時(shí)鐘、頻率累加器、相位累加器、幅度/相位轉換電路、D/A轉換器和低通濾波器(LPF)。其中：

　　* 頻率累加器對輸入信號進(jìn)行累加運算，產(chǎn)生頻率控制數據或相位步進(jìn)量。

　　* 相位累加器由N位全加器和N位累加寄存器級聯(lián)而成，對代表頻率的2進(jìn)制碼進(jìn)行累加運算，是典型的反饋電路，產(chǎn)生累加結果Y。

　　* 幅度/相位轉換電路實(shí)質(zhì)是一個(gè)波形存儲器，以供查表使用。讀出的數據送入D/A轉換器和低通濾波器。