基于FPGA芯片的CCD的硬件驅動(dòng)電路設計

CCD驅動(dòng)電路的實(shí)現是CCD應用技術(shù)的關(guān)鍵問(wèn)題。以往大多是采用普通數字芯片實(shí)現驅動(dòng)電路，CCD外圍電路復雜，為了克服以上方法的缺點(diǎn)，利用VHDL硬件描述語(yǔ)言.運用FPGA技術(shù)完成驅動(dòng)時(shí)序電路的實(shí)現。該方法開(kāi)發(fā)周期短，并且驅動(dòng)信號穩定、可靠。系統功能模塊完成后可以先通過(guò)計算機進(jìn)行仿真，再實(shí)際投入使用，降低了使用風(fēng)險性。

1 硬件設計

CCD的硬件驅動(dòng)電路系統的核心器件是SPARTAN系列芯片XC3S50;CCD采用Atmel公司的CCDTH7888A圖像傳感器;CCD驅動(dòng)脈沖由XC3S50提供，脈沖信號產(chǎn)生后由驅動(dòng)模塊對脈沖電壓進(jìn)行變換使其符合TH7888A的驅動(dòng)電壓要求。CCD像素輸出電壓經(jīng)過(guò)A/D轉換模塊處理電路VSP2272芯片的處理得到數字信號，最后為了方便傳輸和方便后續模塊對數字信號的處理將數字信號由TTL電平轉換成LVDS電平進(jìn)行輸出，整個(gè)系統如圖1所示。

1.1 TH7888A簡(jiǎn)介

CCD圖像傳感器采用THOMSON公司生產(chǎn)的TH7888A。它是一種高性能的幀轉移面陣CCD器件，采用四相脈沖驅動(dòng)工作，并提供電子快門(mén)的功能;同時(shí)，它具有2種輸出的模式：?jiǎn)温份敵龊碗p路輸出。其主要的性能參數如下：

光敏區和存儲區均為1024×1024像素;速度可以達到30 images/s以上;像元尺寸為14 mm×14 mm;感光區面積為14.34 mm×14.34 mm;光譜波長(cháng)范圍在400～700 nm之間;像元輸出頻率為20 MHz。

1.2 XC3SC50簡(jiǎn)介

XC3S50屬于XILINX公司SPARTAN3系列的FPGA(現場(chǎng)可編程邏輯門(mén)陣列)，是一種高性能器件，其特點(diǎn)是：器件運用90 μm加工技術(shù);具有高性能低功耗的特點(diǎn);邏輯密度達1 728個(gè)可用門(mén);3路電源供電即I/O端口供電為1.2～3.3V，核心供電1.2V，輔助功能供電2.5V;帶有2 KB容量分布式RAM和7KB容量的BLOCK RAM，高級的邏輯時(shí)鐘管理功能。Ahera公司QuartusⅡ開(kāi)發(fā)系統提供應用設計支持。

2 軟件設計

CCD驅動(dòng)時(shí)序用VHDL描述。VHDL是可以描述硬件電路功能、信號連接關(guān)系的語(yǔ)言，其具有比電路原理圖更有效地表示硬件電路的特點(diǎn)。由于它與硬件電路無(wú)關(guān)等優(yōu)點(diǎn)，用來(lái)設計電路時(shí)可大大提高開(kāi)發(fā)效率。

由芯片的結構可以知道，CCD的1個(gè)周期分成感光和轉移2個(gè)階段，如圖2所示。

感光階段即A的上升沿階段，主要實(shí)現3個(gè)功能：感光陣列的電荷積累，幀存儲區到轉移寄存器的電荷轉移以及轉移寄存器向輸出放大器的電荷輸出(即行轉移);轉移階段即A的下降沿階段，主要完成感光陣列所積累的電荷向幀存儲區的轉移(即幀轉移)，同時(shí)清空幀存儲區的無(wú)效電荷。其具體的工作過(guò)程分析如下：

在感光階段即A的上升沿階段，P1，P2，P3，P4保持不變，感光陣列和幀存儲區之間為阻斷態(tài)，兩者之間不會(huì )發(fā)生電荷轉移現象。但感光陣列接受外界光源照射會(huì )積累電荷，在電荷積累的同時(shí)，在讀出寄存器時(shí)鐘L1，2的控制下，會(huì )首先讀出一行電荷。當讀完第1行信號之后，會(huì )進(jìn)行1次行轉移。在寄存器時(shí)鐘的控制下，寄存器時(shí)鐘M1中的信號會(huì )轉移給寄存器M2，然后再次轉移到寄存器M3，M4。行轉移時(shí)，讀出寄存器時(shí)鐘L1，L2不變，無(wú)像元信號輸出。在行轉移結束之后，進(jìn)行第2行電荷的讀出;每讀出1行信號，進(jìn)行1次行轉移，如圖3所示，如此循環(huán)1056次則感光階段完成。轉移階段即為門(mén)控時(shí)鐘A的下降沿階段，如圖4所示。幀轉移控制信號P1，P2，P3，P4與行轉移控制信號M1，M2，M3，M4相同，且一直有效。讀出寄存器時(shí)鐘L1，L2無(wú)效，不輸出數據。在幀轉移結束之后，進(jìn)入感光階段，存儲區首先進(jìn)行1次行轉移，開(kāi)始信號的輸出，同時(shí)感光區像元進(jìn)入電荷積累。這樣就構成了TH7888A工作的1個(gè)周期。

主時(shí)鐘脈沖周期定為50 ns，然后主時(shí)鐘通過(guò)4分頻產(chǎn)生L和R。L作為基礎波形會(huì )在以后產(chǎn)生和控制L1，L2和M類(lèi)波形時(shí)使用，L的占空比為2：2，R的占空比為3：1。給L建一個(gè)循環(huán)記數器CL，它的范圍為0～1 065，在感光階段即A的上升沿階段當CL小于1057的時(shí)候L1=L其余階段L1為低電平，L1取反為L(cháng)2;當1057

3 驅動(dòng)的實(shí)現及仿真結果

Max+PlusⅡ是Altera公司推出的一種開(kāi)發(fā)設計平臺，他功能強大，可以生成文本文件和波形文件。并支持層次設計和從頂至底的設計方法，支持VHDL語(yǔ)言?？梢跃幾g并形成各種能夠下載到各種FPGA器件的文件，還可以進(jìn)行仿真以檢驗設計的可行性。

硬件描述語(yǔ)言(VHDL)是用來(lái)描述集成電路的結構和功能的標準語(yǔ)言，設計人員無(wú)需通過(guò)門(mén)級原理圖，而是針對設計目標進(jìn)行功能描述，從而加快設計周期，VHDL元件的設計與工藝無(wú)關(guān)，方便工藝轉換?；谝陨蟽?yōu)點(diǎn)和上述的時(shí)序分析，該系統采用VHDL語(yǔ)言實(shí)現CCD驅動(dòng)時(shí)序電路。由于系統的一次周期比較長(cháng)大概在200 ms，所以波形仿真時(shí)的END TIME比較大，圖5所示為感光階段的波形仿真，圖6所示為轉移階段的波形仿真圖。

由圖可知設計所產(chǎn)生的波形與TH7888A的技術(shù)手冊上的驅動(dòng)要求所需脈沖完全吻合，能夠達到TH7888A的驅動(dòng)要求。

4 結語(yǔ)

用XILINX公司系列FPGA-SPARTAN芯片，在QuartusⅡ5.0開(kāi)發(fā)環(huán)境下采用VHDL語(yǔ)言輸入方法開(kāi)發(fā)設計出了高分辨率全幀CCD TH7888A的驅動(dòng)電路，能夠產(chǎn)生滿(mǎn)足TH7888A要求的驅動(dòng)脈沖。與以往常采用的驅動(dòng)方法相比其面積大大減小了，采用FPGA進(jìn)行設計，簡(jiǎn)化了CCD驅動(dòng)電路的電路系統。整個(gè)設計編程完畢后進(jìn)行仿真、時(shí)序驗證正確后再下載到器件中，然后進(jìn)行電路的測試校驗直到達到預期效果。這樣的設計修改起來(lái)較為方便，只要修改程序即可，不需要像傳統的設計方法要更換器件修改設計電路等，實(shí)驗證明，把VHDL應用于CCD驅動(dòng)電路的設計，可以滿(mǎn)足系統的高速性和電路的集成度等要求。