嵌入式SoCIC的設計方法和流程

摘要：在介紹嵌入式SoC IC概念的基礎上，介紹基于重用（re-use）的SoC IC設計方法和流程，涉及滿(mǎn)足時(shí)序要求、版圖設計流程和測試設計的問(wèn)題，并給出設計計劃考慮項目。

關(guān)鍵詞：嵌入式系統 SoC 重用

一、系統集成芯片（SoC）是IC設計的發(fā)展趨勢

（1）隨著(zhù)微電子技術(shù)和半導體工業(yè)的不斷創(chuàng )新和發(fā)展，超大規模集成電路和集成度和工藝水平不斷提高，深亞微米（deep-submicron）工藝，如0.18μm、0.13μm已經(jīng)走向成熟，使得在一個(gè)芯片上完成系統級的集成已成為可能。

（2）各種電子系統出于降低成本、減少體積的要求，對系統集成提出了更高的要求。

（3）高性能的EDA工具得到長(cháng)足發(fā)展，其自動(dòng)化和智能化程度不斷提高，為嵌入式系統設計提供了功能強大的開(kāi)發(fā)集成環(huán)境。

（4）計算機硬件平臺性能大幅度提高，使得很復雜的算法和方便的圖形界面得以實(shí)現，為復雜的SoC設計提供了物理基礎。

二、何為嵌入式SoC IC

SoC(System on Chip)是指集系統性能于一塊芯片上的系統級芯片。它通常含有一個(gè)微處理器核（CPU），有時(shí)再增加一個(gè)或多個(gè)DSP核，以及多個(gè)或幾十個(gè)的外圍特殊功能模塊和一定規模的存儲器（RAM、ROM）等。嵌入式SoC更是針對應用所需的性能，將其設計在芯片上而成為系統操作芯片。芯片的規模常?？梢赃_到數百萬(wàn)門(mén)甚至上千萬(wàn)門(mén)以上，所以嵌入式SoC是滿(mǎn)足應用的系統級的集成電路產(chǎn)生，一方面要滿(mǎn)足復雜的系統性能的需要，另一方面也要滿(mǎn)足市場(chǎng)上日新月異的對新產(chǎn)品的需求，因此嵌入式SoC的設計也代替了高科技的設計方法和程序。只有在不斷地發(fā)展優(yōu)化下，嵌入式SoC才能提供設計周期短而性能優(yōu)異的產(chǎn)品。因此，要掌握嵌入式系統芯片的設計，就要了解其設計方法和流程。

三、嵌入式SoC IC的設計方法和流程

在介紹SoC IC的設計流程之前，先介紹一下“重用”的概念。

“重用”（re-use）指的是在設計新產(chǎn)品時(shí)采用已有的各種功能模塊，即使進(jìn)行修改也是非常有限的，這樣，可以減少設計人力和風(fēng)險，縮短設計周期，確保優(yōu)良品質(zhì)。

SoC IC的設計原則，就是盡可能重用各種功能模塊并集成為所需的系統級芯片。讀到設計重用，必須對重用時(shí)需要考慮的因素作一些說(shuō)明。首先，重用的功能模塊要有詳盡的說(shuō)明書(shū)，對模塊的功能和適用范圍以及芯片集成時(shí)的總線(xiàn)接口進(jìn)行說(shuō)明。其次，要提供該模塊過(guò)去已實(shí)現的生產(chǎn)工藝。第三，要提供用于測試該模塊的測試程序及測試平臺。最后，也是最重要的，就是模塊的設計內核。通常提供的設計分為“軟模塊”和“硬模塊”兩種?！败浤K”只提供RTL語(yǔ)言描述，可以用EDA綜合工具產(chǎn)生電路。它的優(yōu)點(diǎn)是比較靈活，可以根據不同的生產(chǎn)工藝產(chǎn)生對應的電路?！坝材K”提供的是已經(jīng)完成的電路物理設計（physical design），也就是版圖的設計（layout）。它的缺點(diǎn)是一旦生產(chǎn)工藝改變就不能夠再使用了，即使是在采用同樣生產(chǎn)工藝的情況下，由于模塊的物理尺寸已經(jīng)確定因而也影響了布局（floor-plan）的靈活性；它的優(yōu)點(diǎn)是在設計采用同樣生產(chǎn)工藝的產(chǎn)品并且其物理尺寸不影響芯片布局的情況下，能夠直接采用，不用重新設計。由于半導體工藝發(fā)展極快，通常重用“軟模塊”比較多。

目前，在歐洲和北美已經(jīng)在產(chǎn)業(yè)界形成了基于IP（Interllectual Property）總線(xiàn)模塊的重用標準，對于重用的各個(gè)因素都有明確的規定。我國的IC設計產(chǎn)業(yè)正在迅速發(fā)展，應該盡快建立自己的重用標準，與國際接軌。

通常SoC IC的設計方法有兩種：一種是基于模塊（module-based）的設計方法，另一種是“門(mén)?！保╯ea-of-cell）的設計方法。

Module-based的設計方法是指各個(gè)單元模塊完成各自的RTL和電路綜合以及版圖設計，然后，在頂層完成整個(gè)芯片的版圖設計。這種方法的優(yōu)點(diǎn)是當個(gè)別模塊進(jìn)行修改進(jìn)，不會(huì )對整個(gè)芯片的設計產(chǎn)生較大的影響。它的設計流程如圖1所示。

Sea-of-cell的設計方法指的是在各個(gè)單元模塊完成RTL后，直接對整個(gè)芯片進(jìn)行綜合，產(chǎn)生整個(gè)芯片的網(wǎng)表，然后，完成整個(gè)芯片的版圖設計。它的優(yōu)點(diǎn)是能夠節省芯片面積，缺點(diǎn)是一旦某個(gè)模塊修改了，整個(gè)芯片要重新做綜合和版圖設計。它的設計流程如圖2所示。

四、SoC IC滿(mǎn)足的時(shí)序要求

無(wú)論采用如種設計方法和流程，確保芯片的工作時(shí)序要求始終是芯片設計的核心問(wèn)題。好的設計方法和流程，應該在芯片設計和初級階段對整個(gè)芯片進(jìn)行時(shí)序的控制和分配，以便減少因時(shí)序問(wèn)題造成的反復修改。

由于SoC IC的規模一般都非常大，因此各個(gè)模塊用于綜合（synthesis）的約束條件必須基于整個(gè)芯片的時(shí)序要求來(lái)產(chǎn)生，才不至于對整個(gè)芯片的Timing產(chǎn)生影響。Synopsys公司的Design Budgeting工具能夠根據芯片頂層的約束條件對整個(gè)芯片以及子模塊的約束和時(shí)序進(jìn)行分配和控制，并且產(chǎn)生以此為基礎的各個(gè)子模塊的約束條件用于電路綜合，由于芯片頂層以及模塊之間的時(shí)序已經(jīng)得到平衡考慮，許多時(shí)序問(wèn)題（timing violations）已經(jīng)預先得到控制，能夠減少后期對設計進(jìn)行反復修改的次數。

在對電路進(jìn)行驗證（verify）的時(shí)候，除了驗證功能正確外，還要驗證工作時(shí)序的正確性。通常的方法是編寫(xiě)專(zhuān)門(mén)的測試程序，運行EDA仿真工具來(lái)完成，這通常稱(chēng)為動(dòng)態(tài)仿真（dynamic simulation）。由于SoC IC的規模比較大，仿真（simulation）運行的時(shí)間比較長(cháng)，尤其是在完成版圖設計后做后仿真（postlayout simulation）的時(shí)候，因此，我們要引入靜態(tài)時(shí)序分析的方法（static timing analysis）。它是從電路的連接和布線(xiàn)上來(lái)推測貪污傳輸的時(shí)序，因此當電路的工作時(shí)鐘和約束條件確定后，電路中信號傳輸時(shí)的設定時(shí)間（setup time）和保持時(shí)間（hold time）也已經(jīng)確定，通過(guò)靜態(tài)時(shí)序分析就可以把那些不滿(mǎn)足要求的路徑或電路單元找出來(lái)，提供修改設計的依據。它的特點(diǎn)是運行時(shí)間遠遠少于動(dòng)態(tài)仿真。許多電路的時(shí)序問(wèn)題可以預先發(fā)現而不用等到動(dòng)態(tài)仿真完成，因而可以幫助我們縮短設計周期。常用的設計工具有Synopsys公司的Primetime和Cadence公司的Pearl。

五、版圖設計

對于復雜的SoC IC，其版圖設計（layout）也是非常復雜的。隨著(zhù)半導體工藝的越來(lái)越精密，芯片的規模越來(lái)越大，版圖布線(xiàn)的負荷已成為主要的時(shí)序影響因素，所以自動(dòng)布局布線(xiàn)的時(shí)序分析成為設計的重點(diǎn)。無(wú)論采用module-based的設計方法還是sea-of-cell的方法，最好要采用時(shí)序驅動(dòng)（timing driven）的版圖設計方式，這樣，可以確保前端各個(gè)層次的設計約束條件延伸到物理設計（physical design）中去。具體做法是將綜合電路的約束條件轉化為L(cháng)ayout工具可以識別的格式，用來(lái)驅動(dòng)Layout工具完成設計。此外，為了保證電路的時(shí)鐘到達各時(shí)序單元的時(shí)間的一致性，需要在各時(shí)鐘路徑上插入時(shí)鐘樹(shù)（clocktree），通過(guò)一定的約束條件，Layout工具可以通過(guò)平衡時(shí)鐘路徑之間的差異（skew），自動(dòng)完成時(shí)鐘樹(shù)的生成。通常的版圖設計流程如圖3所示。

最后，當布局布線(xiàn)完成之后，還要做DRC和LVS的檢查。DRC（Design Rule Check）是檢查版圖設計定否符號生產(chǎn)工藝的物理規則要求；LVS(Layout Versus Schematic)是檢查版圖設計是否與電路設計一致。只有當這兩項檢查都通過(guò)后，版圖設計的工作才算完成。我們通常采用Cadence或Avanti公司的Layout檢查工具。

需要強調一點(diǎn)的是，雖然在設計開(kāi)始時(shí)設定了芯片頂層及模塊間的時(shí)序約束條件和時(shí)鐘樹(shù)，也采用了動(dòng)態(tài)仿真和靜態(tài)時(shí)序分析以及時(shí)序驅動(dòng)的版圖設計方法；但是，由于SoC IC設計的復雜和困難，通常以設計工程師和工具合作也要經(jīng)過(guò)多次反復修改才能成功，超過(guò)10次的也不少見(jiàn)。所以，在設計開(kāi)始前應作好設計周期的計劃。

再要一提的是，當生產(chǎn)工藝小于0.35μm以下時(shí)，尤其在采用同步電路設計方法時(shí)，因為布線(xiàn)而造成的時(shí)序差異和延遲常常超過(guò)模塊中電路設計的差異和延遲。因此，在Layout時(shí)對布局設計和時(shí)鐘樹(shù)生成需要仔細考慮。Layout完成后的時(shí)序分板是做好設計的關(guān)鍵。這也是選擇基于模塊設計方法或是“門(mén)?！痹O計方法時(shí)要考慮的因素之一。

對于深亞微米的版圖設計，還有兩個(gè)因素要考慮。一個(gè)是當走線(xiàn)過(guò)長(cháng)時(shí)產(chǎn)生的天線(xiàn)效應（antennaeffect）會(huì )對電路的時(shí)序產(chǎn)生影響。解決的辦法是在長(cháng)走線(xiàn)中插入天線(xiàn)二極管（antenna diode），用于抵消天線(xiàn)效應。另一個(gè)情況是當兩條平行的走線(xiàn)非?？拷臅r(shí)候，它們之間的偶合效應會(huì )產(chǎn)生交叉干擾（cross-talk），也會(huì )對電路的時(shí)序造成不利影響。解決的辦法是在線(xiàn)路中加入buffer來(lái)克服，采用Cadence公司的Signal Integrity工具可以分析出交叉干擾出現的電路部分并結合Layout工具自動(dòng)完成buffer的插入。

對于模塊電路的版圖設計，現在還無(wú)法采用上述的自動(dòng)布局面線(xiàn)方法而需要人工完成，因而設計的時(shí)間和工作量比較大，這一點(diǎn)在作計劃時(shí)也要考慮。

芯片端口（I/O PAD）的設計也是SoC IC設計的重點(diǎn)，除了要考慮靜電保證ESD、驅動(dòng)能力等因素外，還要考慮到當兩個(gè)PAD靠得很近的時(shí)候，它們之間的耦合效應會(huì )形成寄生三極管（parasitic transistor）效應，影響I/O PAD的正常功能。

SoC IC通常都是數?；旌想娐?，版圖設計的核心是防止噪聲干擾。通常要從兩個(gè)方面來(lái)考慮：一是在布局時(shí)盡量使相互容易受干擾的模塊分開(kāi)得遠一些；二是數字電路和模擬電路要采用不同的電源和布線(xiàn)。

六、SoC IC的測試設計DFT（Design For Test）

芯片的測試，一方面是為了保證芯片的質(zhì)量和可靠性，另一方面也要滿(mǎn)足低成本的生產(chǎn)目的。過(guò)去，傳統的測試方法是把我們用于功能仿真的測試程序轉化為生產(chǎn)測試程序輸入測試儀器。它的缺點(diǎn)是測試時(shí)間長(cháng)，尤其是高覆蓋率（test coverage）的要求下，對于大規模的SoC IC，其成本將非常高?，F在，通常采用插入測鏈（scan chain）的方法，使得芯片中的時(shí)序單元在測試模式下連接成移位寄存器（shift register），然后，采用ATPG（Automatic Test Pattern Generator）工具產(chǎn)生的測試向量，能夠有效地對芯片完成測試。測試時(shí)間大大縮短，也能達到高于90%的覆蓋率，保證產(chǎn)品的品質(zhì)和可靠性。許多EDA工具如Synopsys公司的Design Compiler和Mentor公司的DFT Aduvisor/Fastscan都可以幫助完成這一工作，自動(dòng)化程序相當高。當然，這一方法的代價(jià)是會(huì )增加芯片的面積。需要指出的是，采用插入測試鏈的方法只適用于同步電路設計，而且在電路的RTL設計階段就要把這一因素考慮進(jìn)去。對于異步電路的測試主要還是通過(guò)功能測試完成。

由于SoC IC比較復雜，芯處中需要設有專(zhuān)門(mén)的測試控制模塊（test control module），將整個(gè)芯片分為若干個(gè)測試組，每個(gè)部分都有獨立的測試鏈完成測試。結合若干個(gè)芯片端口完成整個(gè)芯片的測試控制。

結束語(yǔ)

好的開(kāi)始是成功的一半。在開(kāi)始時(shí)要做好設計計劃。計劃項目列舉于下，以作參考。

設計計劃考慮項目：

Product Design specification(產(chǎn)品設計規格書(shū))

Design methodology and EDA tools selection(設計方法和設計工具的選擇)

Database structure(and choose a Database Manager)(設計數據的存儲結構)

Naming convertion(命名規范)

IP Module re-use consideration (IP模塊重用的考慮)

Test plan(測試計劃)

Chip Integration plan(整個(gè)芯片的集成計劃)

Design schedule(設計時(shí)間表)

Design Resources requirement plan(設計的人力和軟硬件需求計劃)

Detail design task check off list。（詳盡的設計任務(wù)完成情況檢查表）

SoC IC成為現代電子系統的核心已是不爭的事實(shí)?？偠灾?，SoC IC的設計方法和流程是一個(gè)不斷演變和改進(jìn)的過(guò)程，有效利用“重用”功能模塊和強大EDA工個(gè)的支持是SoC IC設計的基礎，而采用好的設計方法和流程、解決好Timing Closure和Testability是SoC IC設計的核心。同時(shí)，我們借此機會(huì )呼吁業(yè)界同仁的支持和鼓勵，盡快設立中國的IP模塊重用標準，使國內嵌入式系統和SoC設計能很快得到普及。