一種基于TMS320F2812智能接口板設計與實(shí)現

　　隨著(zhù)電子技術(shù)的發(fā)展，數字電路的集成度和性能有了非常大的提高，因此可以在單板上實(shí)現復雜的電路功能，本設計就是在TI公司高集成度的TMS320F2812處理器上設計外圍接口電路，實(shí)現多路高速ARINC429接口、高速RS422接口、高速RS232接口，由于該款DSP的卓越性能，該接口板具有強大的多路接口通訊實(shí)時(shí)處理能力，同時(shí)由于該接口板的通訊接口都是標準接口，物理結構為PMC底板結構，具有一定的通用性。

　　系統設計

　　接口板采用TMS320F2812處理器，對串行數據的接收和發(fā)送采用智能控制方式，它通過(guò)一個(gè)512K（32K×16）雙端口存儲器（DPRAM）實(shí)現與主處理機之間的數據交互，雙端口存儲器與主處理機之間為PCI總線(xiàn)接口，物理連接方式為PMC標準插座。模塊功能框圖見(jiàn)圖1。限于篇幅，本文主要介紹局部總線(xiàn)端電路設計，與主機接口端PCI設計另有文章介紹。

　　PCI總線(xiàn)是一種不依附于某個(gè)具體處理器的局部總線(xiàn)。從結構上看，PCI是在CPU和原來(lái)的系統總線(xiàn)之間插入的一級總線(xiàn)，具體由一個(gè)橋接電路實(shí)現對這一層的管理，并實(shí)現上下之間的接口以協(xié)調數據的傳送。管理器提供了信號緩沖，使之能支持10種外設，并能在高時(shí)鐘頻率下保持高性能。PCI總線(xiàn)也支持總線(xiàn)主控技術(shù)，允許智能設備在需要時(shí)取得總線(xiàn)控制權，以加速數據傳送。

　　圖1 接口板功能框圖

　　接口板主要由如下功能部分組成：

　　處理器電路、數據處理器TMS320F2812，主頻150MHz，集成128K字容量程序FLASH、18K字容量SARAM；

　　雙口RAM IDT70V27，容量為32K×16bit；

　　時(shí)鐘和復位電路MAX791；

　　10路全雙工RS422串行接口電路TL16C554；

　　2路全雙工RS232串行接口電路；

　　4收2發(fā)ARINC429接口DEI1016A、BD429A；

　　PCI總線(xiàn)接口電路PCI9054；

　　邏輯控制電路XC95288XL；

　　提供＋5V轉＋15V、-15V電路DCP020515DP，負載80mA。

　　處理器及存儲電路

　　處理器

　　處理器選用TI公司的16位TMS320F2812芯片，主頻可達到150MHz。主要特點(diǎn)如下：

　　150MIPS運行速度；

　　集成128K字容量程序FLASH，18K字容量SARAM；

　　56路獨立的可編程多路復用I/O引腳；

　　鎖相環(huán)（PLL）模塊；

　　3個(gè)32位定時(shí)器

　　2個(gè)串行通信接口SCI；

　　1個(gè)串行外設接口SPI；

　　16路ADC（12bit）；

　　2路eCAN接口；

　　3個(gè)可屏蔽中斷；

　　JTAG接口；

　　哈佛結構。

　　本接口板在設計中用到TMS320F2812處理器的數據處理功能、存儲器功能、通用IO功能、串行通信功能和JTAG接口。16位地址線(xiàn)A15~A0，16位數據線(xiàn)D15~D0。

　　TMS320F2812處理器地址空間映像如圖2所示。該接口板地址分配如表1。

　　圖2 地址映象

　　存儲電路

　　存儲器（Memory）是計算機系統中的記憶設備，用來(lái)存放程序和數據。計算機中全部信息，包括輸入的原始數據、計算機程序、中間運行結果和最終運行結果都保存在存儲器中。它根據控制器指定的位置存入和取出信息。有了存儲器，計算機才有記憶功能，才能保證正常工作。按用途存儲器可分為主存儲器（內存）和輔助存儲器（外存），也有分為外部存儲器和內部存儲器的分類(lèi)方法。外存通常是磁性介質(zhì)或光盤(pán)等，能長(cháng)期保存信息。內存指主板上的存儲部件，用來(lái)存放當前正在執行的數據和程序，但僅用于暫時(shí)存放程序和數據，關(guān)閉電源或斷電，數據會(huì )丟失。傳統的并行接口和串行接口設計無(wú)論在通信速率，還是在可靠性方面都不易滿(mǎn)足要求。

　　構成存儲器的存儲介質(zhì)，目前主要采用半導體器件和磁性材料。存儲器中最小的存儲單位就是一個(gè)雙穩態(tài)半導體電路或一個(gè)CMOS晶體管或磁性材料的存儲元，它可存儲一個(gè)二進(jìn)制代碼。由若干個(gè)存儲元組成一個(gè)存儲單元，然后再由許多存儲單元組成一個(gè)存儲器。 一個(gè)存儲器包含許多存儲單元，每個(gè)存儲單元可存放一個(gè)字節（按字節編址）。每個(gè)存儲單元的位置都有一個(gè)編號，即地址，一般用十六進(jìn)制表示。一個(gè)存儲器中所有存儲單元可存放數據的總和稱(chēng)為它的存儲容量。

　　表1 地址分配表

　　雙端口RAM芯片有兩套完全獨立的數據線(xiàn)、地址線(xiàn)和讀寫(xiě)控制線(xiàn)，因而可使兩個(gè)處理器分時(shí)獨立訪(fǎng)問(wèn)其內部RAM資源。由于兩個(gè)CPU同時(shí)訪(fǎng)問(wèn)時(shí)的仲裁邏輯電路全部集成在雙端口RAM內部，因而需要實(shí)際設計的電路比較簡(jiǎn)單。同時(shí)通過(guò)“busy”引腳告知該CPU以使之根據需要對該單元重新訪(fǎng)問(wèn)或撤銷(xiāo)訪(fǎng)問(wèn)。雙端口RAM的優(yōu)點(diǎn)是通訊速度快、實(shí)時(shí)性強、接口比較簡(jiǎn)單、兩邊CPU都可主動(dòng)進(jìn)行數據傳輸；缺點(diǎn)是成本高，需要克服競爭現象。

　　共享存儲器選用雙口內存IDT7027,存儲容量為32K×16bit。共享存儲器具有兩組獨立的地址、控制、I/O引腳，允許從任一組引腳發(fā)出的信號對內存中的任何位置進(jìn)行讀或寫(xiě)的異步訪(fǎng)問(wèn)。雙口內存IDT7027具有防止雙口競爭的功能，該功能可以免去為避免雙口競爭增加的硬件邏輯，通過(guò)使用芯片上的信號量可以獲得芯片的控制權，只有獲權的一組引腳上的信號才能訪(fǎng)問(wèn)內存，另外通過(guò)信號量的使用還可以將雙口內存劃分為大小不同的區。

　　在此模塊設計中，雙口存儲器一邊由DSP處理器控制，另一邊由PCI總線(xiàn)進(jìn)行控制，而芯片本身自帶的BUSY通過(guò)邏輯設計接READY來(lái)實(shí)現雙口存儲器產(chǎn)生競爭時(shí)的應答。

　　雙口存儲器讀操作訪(fǎng)問(wèn)

　　雙口存儲器的讀操作時(shí)序如圖3所示，/CE為讀寫(xiě)數據操作的片選信號，低電平有效；/OE為輸出控制信號，由系統讀信號控制，低電平有效；/UB、/LB是高/低字節有效控制信號，低電平有效，設計中將這兩信號下拉；R/*W信號在讀操作中保持高電平。

　　雙口存儲器寫(xiě)操作訪(fǎng)問(wèn)

　　雙口存儲器的寫(xiě)操作時(shí)序如圖4

　　所示，/CE為寫(xiě)數據操作的片選信號，低電平有效；/UB、/LB是高/低字節有效控制信號，低電平有效，設計中將這兩信號下拉；R/*W為輸入控制信號，由系統寫(xiě)信號控制，低電平有效。

　　雙口存儲器BUSY信號使用及時(shí)序

　　A/B通道對雙口存儲器的某一個(gè)單元同時(shí)進(jìn)行訪(fǎng)問(wèn)時(shí)會(huì )出現競爭冒險，要避免這種情況的出現必須對訪(fǎng)問(wèn)信號判斷優(yōu)先級，IDT7025雙口存儲器通過(guò)自身硬件的BUSY信號引腳告知該CPU以使之根據需要對該單元重新訪(fǎng)問(wèn)或撤消訪(fǎng)問(wèn)，BUSY信號低電平有效，R/W為讀寫(xiě)信號。

圖3 讀操作及時(shí)序

圖4 寫(xiě)操作及時(shí)序

　　圖5 讀寫(xiě)操作時(shí)序

　　時(shí)鐘和復位電路

　　時(shí)鐘電路

　　F2812處理器上有基于PLL的時(shí)鐘模塊，為器件及各種外設提供時(shí)鐘信號。鎖相環(huán)有4位倍頻設置位，可以為處理器提供各種頻率的時(shí)鐘。時(shí)鐘模塊提供兩種操作模式，如圖6所示。

　　內部振蕩器：如果使用內部振蕩器，則必須在X1/XCLKIN和X2引腳之間連接一個(gè)石英晶體，這種石英晶體薄片受到外加交變電場(chǎng)的作用時(shí)會(huì )產(chǎn)生機械振動(dòng)，當交變電場(chǎng)的頻率與田英晶體的固有頻率相同時(shí)，振動(dòng)便變得很強烈，這就是晶體諧振特性的反應。利用這種特性，就可以用石英諧振器取代LC（線(xiàn)圈和電容）諧振回路、濾波器等。由于石英諧振器具有體積小、重量輕、可靠性高、頻率穩定度高等優(yōu)點(diǎn)，被應用于家用電器和通信設備中。石英諧振器因具有極高的頻率穩定性，故主要用在要求頻率十分穩定的振蕩電路中作諧振元件

　　外部時(shí)鐘：如果使用外部時(shí)鐘，可以把時(shí)鐘信號直接接到X1/XCLKIN引腳上，X2懸空。

　　外部XPLLDIS引腳用來(lái)選擇系統時(shí)鐘源。當XPLLDIS為低電平時(shí)，系統直接采用外部時(shí)鐘作為系統時(shí)鐘；當XPLLDIS為高電平時(shí)，外部時(shí)鐘經(jīng)過(guò)PLL倍頻后，為系統提供時(shí)鐘。系統通過(guò)鎖相環(huán)控制寄存器來(lái)選擇鎖相環(huán)的工作模式和倍頻系數，如表2所示。

　　表2 鎖相環(huán)控制寄存器位定義

　　該接口板采用30M石英晶體提供時(shí)鐘，XPLLDIS引腳上拉使能PLL模塊，倍頻選擇最大的XCLKIN×5＝150MHz。

　　復位電路

　　復位電路為確保微機系統中電路穩定可靠工作，復位電路是必不可少的一部分，復位電路的第一功能是上電復位。一般微機電路正常工作需要供電電源為5V±5%，即4.75～5.25V。由于微機電路是時(shí)序數字電路，它需要穩定的時(shí)鐘信號，因此在電源上電時(shí)，只有當VCC超過(guò)4.75V低于5.25V以及晶體振蕩器穩定工作時(shí)，復位信號才被撤除，微機電路開(kāi)始正常工作。F2812的復位可由外部復位管腳引起。

　　F2812外部復位源采用MAX706芯片進(jìn)行復位，MAX706復位的產(chǎn)生條件有以下3種情況：

　　上電復位，當Vcc>4.40V（典型值）時(shí)產(chǎn)生復位，并保持200ms復位有效；

　　掉電復位，當Vcc4.40V（典型值）時(shí)產(chǎn)生復位，此時(shí)可防止對存儲器進(jìn)行錯誤寫(xiě)入；

　　手動(dòng)復位，當手動(dòng)復位信號有效，產(chǎn)生復位，用于調試。

　　MAX706的復位信號形成F2812的上電復位輸入，使系統所有資源復位。復位電路如圖7所示。

　　串行總線(xiàn)處理電路

　　通用串行總線(xiàn)（Universal Serial Bus, USB）是連接外部設備的一個(gè)串口總線(xiàn)標準，補充標準（On-The-Go）使其能夠用于在便攜設備之間直接交換數據。本模塊串行數據的接收和發(fā)送都采用TL16C554協(xié)議芯片來(lái)完成，RS422和RS232總線(xiàn)傳輸通過(guò)不同的接口芯片完成電平轉換，其功能框圖如圖8所示。

圖6 DSP時(shí)鐘輸入電路


圖7 復位電路

　　圖8 串行數據功能實(shí)現電路

　　16C554通過(guò)對各個(gè)寄存器的編程完成串行數據的初始化及傳輸，在完成上電BIT后，主機可通過(guò)改變雙口存儲器的初始化參數來(lái)滿(mǎn)足自身對串行數據格式的約定，16C554各寄存器地址分配如表3，各個(gè)寄存器對應的訪(fǎng)問(wèn)地址為該串行通道分配的基地址加上偏移地址，即：各寄存器訪(fǎng)問(wèn)地址=BASE+[A2A1A0]16。

　　表3 協(xié)議芯片寄存器地址分配

　　串行協(xié)議芯片通過(guò)有效的初始化才能實(shí)現串行數據的正確接收和發(fā)送，在進(jìn)行初始化的時(shí)候確保串行通道沒(méi)有接收和發(fā)送數據。其初始化流程如表4所示。

　　表4 串行協(xié)議芯片初始化

　　控制邏輯電路

　　控制邏輯電路負責整個(gè)DSP數據處理模塊上控制和狀態(tài)信號的產(chǎn)生，負責PCI總線(xiàn)時(shí)序控制和邏輯譯碼。該邏輯功能由CPLD可編程邏輯器件實(shí)現，邏輯描述由VHDL語(yǔ)言完成?？刂七壿嬰娐分饕瓿梢韵鹿δ埽?/P>

　　a. TMS320F2812總線(xiàn)時(shí)序支持電路；

　　b.系統總線(xiàn)接口時(shí)序支持電路；

　　c.地址譯碼；

　　d.地址轉換及地址三態(tài)控制；

　　e.實(shí)現對數據總線(xiàn)管理邏輯的控制；

　　f.系統總線(xiàn)復位。

　　結束語(yǔ)

　　根據以上原理，我們研制了該智能接口板，通用性強，接口簡(jiǎn)單，可以滿(mǎn)足大多數應用條件，經(jīng)使用證明設計合理，穩定可靠，為以后對各種創(chuàng )新打下堅實(shí)的基礎。