基于CPCI總線(xiàn)的測井數據采集板卡的設計

　　隨著(zhù)數字化與測井技術(shù)的發(fā)展，對測井系統的穩定性、可靠性、兼容性、可升級性等性能提出了更高的要求，本文提出了一種適用于測井系統設備的CPCI（Compact PCI）高性能數據采集板卡硬件設計方案，能夠有效地處理來(lái)自井下的復雜信號，并通過(guò)256 MB/s 高速CPCI總線(xiàn)橋接到主控設備。

　　本板卡實(shí)現的主要功能是井下Encoder(深度脈沖)、TensiON(張力)、MMD(MagneTIc Mark Detection)和CCL(Casing Collar Locator)等信號的實(shí)時(shí)采集,采集數據在DSP中完成預處理,通過(guò)CPCI總線(xiàn)送入主控制器分析使用，此外，板卡還實(shí)現上電自診斷，關(guān)鍵數據在FRAM中的及時(shí)存儲，RS232 串口定時(shí)發(fā)送深度數據和接收控制命令等其他功能。

　　1 板卡總體結構

　　整個(gè)板卡由FPGA、PCI橋片、DSP、A/D和D/A五大部分組成,其中FPGA選用Altera公司高性能低功耗Cyclone III系列芯片，PCI橋片選用PLX公司32 bit 66 MHz PCI9056芯片，DSP選用TI公司TMS320F2812芯片,A/D選用ADI公司16 bit 200 kS/s高精度高速采集芯片AD974，板卡結構框圖如圖1所示。該板卡工作過(guò)程是：板卡上電后，PCI9056向FPGA發(fā)出指令控制D/A產(chǎn)生診斷信號，診斷信號經(jīng)由板卡各級模擬通路后環(huán)回到FPGA，然后FPGA把采集到的診斷信號送入DSP，DSP再通過(guò)FPGA把數據送回CPCI總線(xiàn)，完成整個(gè)板卡硬件的自診斷。自診斷完成后，D/A處于非工作狀態(tài)，各信號由井下電纜送入，經(jīng)過(guò)多級濾波放大后進(jìn)行A/D采集，FPGA完成Tension、MMD和CCL等信號的采集和Encoder信號的處理，最終把數據送入DSP進(jìn)行預處理，經(jīng)DSP處理好的數據由CPCI總線(xiàn)送回主控制器。

　　2 板卡硬件設計

　　2.1 FPGA控制器的總體設計

　　本板卡的數字系統共有2個(gè)主控制器，分別為數據采集板卡上的DSP和CPCI總線(xiàn)上的CPU主控機，板卡使用PCI9056橋片實(shí)現CPCI總線(xiàn)與局部總線(xiàn)間的轉化， DSP與CPCI總線(xiàn)通過(guò)中斷方式實(shí)現數據交換。其中FPGA調用QUARTUS軟件自帶IP核實(shí)現32 KB雙口RAM，并把雙口RAM分成大小相等的兩部分，一部分用于CPCI總線(xiàn)向DSP傳輸數據，另一部分用于DSP向CPCI總線(xiàn)傳輸數據，避免了總裁的使用和數據的丟失。FPGA作為數據采集板卡數據中轉站的同時(shí)，主要實(shí)現A/D數據的采集，Encoder脈沖信號的去抖動(dòng)處理、計數和相位判斷。FPGA實(shí)現功能框圖如圖2所示。

　　2.2 A/D數據采集模塊設計

　　Tension、MMD和CCL等信號均是來(lái)自井下的低頻微弱小信號，并且由于井下環(huán)境復雜，信號容易被干擾，處理不當容易造成數據失效，所以本板卡對三種信號在模擬電路上做了多級濾波放大處理。經(jīng)實(shí)際環(huán)境測試，三路信號的主要輸入干擾集中在60 Hz以上，因此在輸入端設計40 Hz、70 Hz和120 Hz三階RC濾波電路做前級濾波處理，使濾波器具有窄的過(guò)渡帶，有效的濾除60 Hz以上的干擾信號，避免干擾信號進(jìn)一步放大無(wú)法濾除，圖3(a)為前級濾波電路的頻譜特性仿真結果。為了便于信號的采集，需設計運放電路將信號放大至A/D量程范圍，這就不可避免會(huì )引入PCB、運放等造成的中高頻噪聲，所以在信號進(jìn)入A/D前做了進(jìn)一步有源濾波處理，圖3(b)為有源濾波器的頻譜特性仿真結果。實(shí)際測試結果也證明經(jīng)過(guò)多級濾波，電路抗干擾能力明顯增強。

　　本設計選用了高速高精度ADC AD974芯片，在4個(gè)通道間以輪詢(xún)方式進(jìn)行采樣，每個(gè)通道的實(shí)際采樣轉換率為50 kS/s，在FPGA中設置一個(gè)數據更新寄存器，進(jìn)行每一次數據采集完成的實(shí)時(shí)跟蹤。此種工作方式是否能可靠穩定地采集數據關(guān)鍵有兩點(diǎn)，一是外部時(shí)鐘頻率是否適中，本設計采用12 MHz的頻率，二是要保證A/D內部的采樣時(shí)間(Acquisition Time)不能小于1 μs，并且4個(gè)通道在輪詢(xún)切換時(shí)，地址鎖存信號WR1和WR2要在采樣前一個(gè)周期設置完成。

　　AD974在板卡上電后用Quartus II SignalTap實(shí)時(shí)觀(guān)測的時(shí)序如圖4所示。其中ADC_A0和ADC_A1為A/D4個(gè)通道地址編碼信號，ADC_WR0_N和ADC_WR1_N為地址鎖存信號，低電平有效，當前鎖存地址作為下一次采集通道有效地址。當ADC_RC_N信號置為低電平時(shí)A/D開(kāi)始將采集到的模擬信號向數字信號轉換，并在此時(shí)送出一個(gè)時(shí)鐘周期的ADC_DATACLK信號，使能A/D同步信號，此時(shí)如果A/D空閑則ADC_BUSY_N信號自動(dòng)拉低，表示A/D已經(jīng)開(kāi)始轉換數據，隨后將ADC_RC_N置高并送出采樣時(shí)鐘信號，便可在A(yíng)DC_DATA上開(kāi)始讀前一次轉換完成的數據。當本次A/D數據轉換完成后ADC_BUSY_N信號將自動(dòng)置高，表明A/D本次轉換完成，進(jìn)入下一次模擬信號采樣。

　　2.3 Encoder信號處理模塊設計

　　Encoder信號在實(shí)際設備上分為兩路信號，分別為A信號和B信號，當井下設備上提時(shí)A信號相位超前B信號90°，當井下設備下放時(shí)A信號相位滯后B信號90°，脈沖信號的數量體現測井設備在井下的深度，此信號是測井系統的重要信號之一，如果測量不準, 可能會(huì )導致測井資料作廢, 甚至帶來(lái)生產(chǎn)事故。實(shí)測Encoder信號從井下設備傳送到地面時(shí)，會(huì )有尖峰脈沖干擾引入，所以本板卡在硬件上采用RC無(wú)源濾波器去除信號的尖峰脈沖，通過(guò)FPGA在軟件上對信號進(jìn)行去抖動(dòng)處理、計數和相位判斷，能夠準確計數并與系統時(shí)鐘同步。

　　FPGA中對Encoder脈沖信號的去抖動(dòng)處理和相位判斷設計電路見(jiàn)圖5，其中depth_pluse為去抖動(dòng)后的脈沖信號，結合depth_dir完成脈沖計數，當depth_dir為正時(shí)，計數脈沖自加，depth_dir為負時(shí)，脈沖計數自減。本文用QUARTUS軟件自帶仿真工具對Encoder信號做的仿真波形，見(jiàn)圖6，如波形所示，在時(shí)間節點(diǎn)619.9 ns、1.069 9 μs和1.489 9 ?μs處分別對A信號和B信號加入了干擾脈沖，但結果表明本設計可以對干擾脈沖完全濾除。

　　本文給出了一種高性能測井數據采集板卡的設計方法，板卡在設計中，模擬部分采用多級濾波、高精度A/D，使得數據采集穩定可靠，Encoder深度脈沖信號在硬件濾波的基礎上做了軟件優(yōu)化處理，明顯增強了抗干擾能力，數字部分采用FPGA和DSP相結合，使板卡具有很高的靈活性、可靠性和可升級性。經(jīng)大量測試，板卡運行穩定，并在實(shí)際系統中得到應用。