串行LVDS接口A(yíng)DC改善電路板的布線(xiàn)設計

當共模信號較難處理或對系統有負面影響的時(shí)候,需要進(jìn)行信號調理。部分系統的設計會(huì )將模擬變換器輸出的單端信號轉為全差分信號,然后將這些信號傳送到差分輸入ADC。這種設計的優(yōu)點(diǎn)是,大部分混入差分線(xiàn)路的噪聲會(huì )同時(shí)出現在兩條線(xiàn)路上 (假設差分線(xiàn)路都是按差分方式平衡布局)。

輸入信號轉為數字信號之后,便必須傳送到DSP或ASIC/FPGA,以便進(jìn)行處理。全差分輸出信號電路通過(guò)兩條對稱(chēng)的線(xiàn)路輸出及吸收電流。低電壓差分信號 (LVDS) 便是這種信號。ADC12QS065 芯片就采用了 LVDS 技術(shù),可解決系統這方面的問(wèn)題 (見(jiàn)圖 1)。

圖1 ADC12QS065芯片的簡(jiǎn)化框圖

圖2 CMOS 與 LVDS 兩種電路板布局的比較

ADC12QS065內含 4 個(gè) 12 位的ADC。芯片的每一個(gè)輸入端都可接收全差分信號。此外,這款芯片同時(shí)提供的共模輸出參考電壓 VCOM12 及 VCOM34 也可用作輸入共模電壓。ADC12QS065也可選用全差分或單端的時(shí)鐘源,只需為 CLK 及 CLKB 提供 LVDS 信號,便可使用 LVDS 時(shí)鐘,但要在接近輸入引腳的位置加設終端電阻。若要利用單端 CMOS 時(shí)鐘,便要將 CLKB 置于低電平,這樣便無(wú)需加設終端電阻。

每一個(gè)ADC將輸出信號串行輸出。輸入時(shí)鐘的輸入12倍頻之后,作為 LVDS 時(shí)鐘輸出,作為數據采樣時(shí)鐘。輸出端也會(huì )按照輸入時(shí)鐘速率產(chǎn)生 LVDS 幀信號,以便確認取樣數目。

輸出定時(shí)將 FPGA 的數據采樣簡(jiǎn)化。當取樣數據可送出時(shí),首先輸出幀信號,然后是每個(gè)通道的高有效位數據,并輸出一個(gè)LVDS時(shí)鐘跳變沿信號。LVDS時(shí)鐘信號會(huì )相對數據輸出偏移1/4周期,以便簡(jiǎn)化時(shí)鐘管理。每一數據位在時(shí)鐘輸出轉換時(shí)采樣。采用 LVDS 傳輸技術(shù)還有另一優(yōu)點(diǎn),即這些信號可以通過(guò)符合 EIA/TIA 568 標準的雙絞線(xiàn)傳送。符合這個(gè)標準的雙扭線(xiàn)有 100?的特性阻抗。兩根導線(xiàn)距離很近,電流方向相反,只會(huì )產(chǎn)生極少的輻射。對于信噪比要求極高的應用來(lái)說(shuō),這個(gè)優(yōu)點(diǎn)極為重要。

這里利用圖2所示的兩款 4 通道、12 位ADC進(jìn)一步解釋這一點(diǎn)。左邊的ADC設有傳統的單端并行 CMOS 輸出。若要將轉換器的輸出信號傳送給DSP,便需要 49 條連線(xiàn) (4 x 12 + 1)。若輸出信號經(jīng)過(guò)串行化處理之后,每一通道僅需要一對差分信號傳輸線(xiàn)。同時(shí)也需要輸出時(shí)鐘及幀信號。
由于 LVDS 芯片將電源提供的電流從一端送到另一端,因此 LVDS 芯片從電源吸收的電流是連續的,會(huì )降低電源的負載變化。這樣做的好處是可以減少供電線(xiàn)路上因負載響應產(chǎn)生的噪聲,減少去耦電容器的體積以及降低布局的要求。

串行 LVDS 芯片可以采用較小的封裝,并更有效地傳送高速信號。但對于許多應用來(lái)說(shuō),低功耗的特性極為重要。以擁有多條數據通道的系統為例,每一通道所節省的每一 mW 功率加起來(lái)便有很大的分別。因此 ADC12QS065除了設有幾個(gè)無(wú)噪聲驅動(dòng)器之外,還設有三個(gè)獨立的電源輸入。每一個(gè)電源輸入都可以連接在一起,成為一個(gè)單電源ADC。但這三個(gè)電源輸入也可分開(kāi),各自獨立操作,為每一電源輸入單獨設計無(wú)源濾波器,或干脆使用三個(gè)獨立的電源。三個(gè)電源各自獨立操作的另一優(yōu)點(diǎn)是可以將驅動(dòng)器的輸出電壓降低至 2.5V,這樣有助于降低功耗。

ADC12QS065 也可將其內部電壓參考電路關(guān)閉,以便由外部參考源驅動(dòng)。只要將所有 VREFP 及 VREFN 各自連在一起,便可將多個(gè)ADC捆縛一起。這樣做可以確保每一芯片的增益及電壓偏移保持一致,令系統更容易校準。