嵌入式系統數字圖像采集接口電路設計

一、引言

隨著(zhù)半導體技術(shù)的飛速發(fā)展，具有圖像功能的嵌入式應用愈來(lái)愈多。從數碼相機、可視電話(huà)、多功能移動(dòng)電話(huà)等消費產(chǎn)品到門(mén)禁、數字視頻監視等工業(yè)控制及安防產(chǎn)品，圖像采集和處理已成為重要的組成部分之一。圖像采集需要進(jìn)行同步信號的處理，比通常的A/D數據采集過(guò)程復雜，電路的設計也較為困難。傳統PC上的圖像采集卡都是在Philips、Brooktree等半導體公司提供的接口芯片基礎上，由專(zhuān)業(yè)公司開(kāi)發(fā)生產(chǎn)。在嵌入式系統中不同的處理器和圖像傳感器的信號定義及接口方式不同，沒(méi)有通用的接口芯片。另外，利用系統中的現有資源設計圖像采集電路，可以減少器件數量、縮小產(chǎn)品體積和降低系統成本。所以，通常嵌入式系統中要求自行設計圖像采集接口電路。本文針對不同采集速度的要求，提出了兩種圖像采集接口電路的設計方法。

目前市場(chǎng)上主流的圖像傳感器有CCD、CMOS兩種器件，其中CMOS器件上世紀90年代產(chǎn)生，近年來(lái)得到了迅速發(fā)展。傳感器的輸出有模擬和數字兩種。由于CMOS器件功耗小、使用方便，具有直接數字圖像輸出功能，作者在設計時(shí)選用了CMOS數字輸出圖像傳感器件。其他方式器件的接口設計與此類(lèi)似，將在討論中說(shuō)明。

本文內容做如下安排：第二部分簡(jiǎn)述圖像信號的特點(diǎn)；第三、四部分分別介紹I/O和內存直接寫(xiě)入兩種接口設計方法；最后部分是討論。

二、圖像信號介紹

圖1給出了采樣時(shí)鐘(PCLK)和輸出數據(D)之間的時(shí)序關(guān)系。在讀取圖像數據時(shí)用PCLK鎖存輸出數據。除采樣時(shí)鐘(PCLK)和數據輸出(D)外，還有水平方向的行同步信號(HSYNC))和垂直方向的場(chǎng)同步信號(VSYNC)。對于隔行掃描器件，還有幀同步信號(FRAME)。如圖2，一幀包括兩場(chǎng)。圖2中窄的矩形條是同步脈沖，同步脈沖期間數據端口輸出的數據無(wú)效。

PLCK存在時(shí)，圖像數據端口連續不斷地輸出數據。由于行之間以及場(chǎng)之間輸出數據無(wú)效，在采集圖像數據必須考慮同步信號，讀取有效數據才能保證圖像的完整性。

三、I/O接口設計

對于MCU、DSP處理器，I/O是最方便的訪(fǎng)問(wèn)方式之一。以I/O方式讀取圖像數據不僅可以簡(jiǎn)化電路設計，而且程序也很簡(jiǎn)單。但由于讀取每一個(gè)像素都要檢測狀態(tài)，在處理器速度低的情況下，讀取圖像慢。在處理器速度快或圖像采集速度要求不高的應用中，I/O接口方式是一個(gè)較好的選擇。

1、電路原理和結構

在圖像傳感器和處理器之間，利用兩個(gè)鎖存器分別鎖存狀態(tài)和圖像數據，處理器通過(guò)兩個(gè)I/O端口分別讀取。圖3中，在采樣時(shí)鐘的上升沿數據鎖存器保存傳感器輸出的圖像數據，當處理器通過(guò)I/O口讀取圖像時(shí)，數據鎖存器輸出數據。其它情況下，鎖存器輸出處于高阻狀態(tài)。處理器通過(guò)狀態(tài)鎖存器讀取同步信號和圖像就緒(Ready)指示信號。在數據鎖存器保存圖像數據的同時(shí)，狀態(tài)鎖存器產(chǎn)生Ready信號(從‘0’到‘1’)。處理器讀取圖像數據時(shí)，Ready信號自動(dòng)清除(從‘1’到‘0’)。處理器讀取狀態(tài)時(shí)鎖存器驅動(dòng)總線(xiàn)，其他情況下輸出處于高阻狀態(tài)。

2、圖像讀取流程

要保證圖像的完整性就必須從一場(chǎng)圖像的第一行開(kāi)始讀取，對于隔行掃描輸出的圖像則必須從一幀的第一行開(kāi)始讀取。讀取每行圖像數據時(shí)，則從該行的第一個(gè)像素開(kāi)始。因此，在讀取圖像數據前應先判斷場(chǎng)和行的起始位置。圖4是通過(guò)I/O接口方式讀取圖像數據的流程。讀取每個(gè)像素數據前先查詢(xún)數據狀態(tài)，如果數據已準備好則讀取數據。

3、同步信號檢測

為了簡(jiǎn)化電路設計，用處理器直接讀取同步信號，然后找出場(chǎng)和行的起始位置。

從圖2可以看出，處理器讀取同步信號時(shí)，信號可能處在同步脈沖狀態(tài)(‘1’)或正常狀態(tài)(‘0‘)。對于那些同步信號反向的器件，則分別為‘0’和‘1’。如果信號處于同步脈沖狀態(tài)，第一次檢測到的正常狀態(tài)就起始位置。如果信號處于正常狀態(tài)，則首先檢測到脈沖狀態(tài)，然后用同樣的方法確定起始位置。

通過(guò)上述方法可以檢測出場(chǎng)的起始位置和行起始位置。

4、用VHDL設計鎖存器

在應用中，以上兩個(gè)鎖存器的功能和其他邏輯集中在一起，用可編程邏輯器件實(shí)現。下面分別為它們的VHDL表示。

設DO(0-7)是鎖存器輸出端，DI(0-7)是鎖存器輸入端，DM(0-7)是中間狀態(tài)，Data_R是數據讀信號(低電平時(shí)有效)，則數據鎖存器的VHDL描述為：

Process (reset, PCLK) -- 鎖存圖像數據

Begin

If reset='0' then

DM="00000000"; -- 清除數據

Else if PCLK'event and PCLK='1' then

DM=DI; -- 鎖存數據

End if;

End process;

Process (DM, Data_R) -- 讀取圖像數據

Begin

If Data_R='0' then

DO=DM; -- 輸出圖像數據

Else

DO="ZZZZZZZZ" -- 輸出高阻

End if;

End process;

進(jìn)一步設數據有效狀態(tài)為Dstatus, 狀態(tài)讀寫(xiě)信號為Status_R (低點(diǎn)平時(shí)有效)，則狀態(tài)鎖存器的VHDL描述為：

Process (reset, PCLK，Data_R) -- 數據有效狀態(tài)控制

Begin

If reset='0' or Data_R='0' then

Dstatus='0'; -- 清除狀態(tài)

Else if PCLK'enent and PCLK='1' then

Dstatus='1'; -- 設置狀態(tài)

End if;

End process;

Process (Dstatus, Status_R) --讀取狀態(tài)和同步信號

Begin

If Status_R='0' then

DO0=Dstatus;

DO1=VSYNC;

DO2=HSYNC;

DO3=FRAME;

Else

DO="ZZZZZZZZ"; -- 高阻狀態(tài)

End if;

End process;