基于ISA總線(xiàn)的通用多DSP目標系統

隨著(zhù)大規模集成電路水平的發(fā)展，以數字信號處理器(Digital Signal Process，DSP)為基礎的實(shí)時(shí)數字信號處理技術(shù)正在迅速發(fā)展，現已廣泛應用于圖像處理技術(shù)、語(yǔ)聲處理、智能化儀表、生物醫學(xué)與工程、通信、自動(dòng)控制等領(lǐng)域。由Analog Device公司生產(chǎn)的ADSP是應用非常廣泛的一類(lèi)DSP，其典型產(chǎn)品有定點(diǎn)的ADSP2181和浮點(diǎn)的ADSP21060。在許多實(shí)際系統中，需要采用多片DSP級聯(lián)的方式進(jìn)行處理。因此，ADSP2181經(jīng)常經(jīng)級聯(lián)后用在實(shí)際系統中，我們設計了基于ISA總線(xiàn)的通用多DSP目標系統，這種系統可以用于早期研發(fā)及各種算法的硬件平臺，他對縮短實(shí)際系統開(kāi)發(fā)周期、項目預研等都有重要意義和應用價(jià)值。

2 通用多DSP 目標系統的構成

通用多DSP 目標系統的構成由6片ADSP2181、2片A/D變換器以及實(shí)現邏輯功能的FPGA組成，其原理框圖如圖1所示。

(1)處理系統

整個(gè)處理系統由6片DSP構成，他完成對2路模擬信號的采集和數據處理。本系統采用的是Analog Device公司較為典型的定點(diǎn)DSP系列ADSP2181，相鄰2片DSP之間的串口數據的發(fā)送與接收、幀同步信號的發(fā)送與接收分別對應相連，數據的傳輸采用自動(dòng)緩沖的方式。

(2)系統輸入

系統輸入的模擬信號由2路精度為12b的串行A／D變換器完成，采樣率最高達400kS／s，輸入模擬量為單極性(0～2．5V)信號。模擬信號經(jīng)A／D變換器后以串行方式送入第1片DSP。

(3)時(shí)序控制

系統時(shí)序控制由FPGA(Field Programmable Gate Array，現場(chǎng)可編程門(mén)陣列)實(shí)現，系統采用Altera公司的FPGA芯片EPFl0K10，其實(shí)現的主要功能有：

①產(chǎn)生ISA總線(xiàn)對各片DSP訪(fǎng)問(wèn)的地址譯碼與控制；

②產(chǎn)生通過(guò)IDMA端口訪(fǎng)問(wèn)DSP所需的控制信號IAL，IWR， IRD和IS；

③產(chǎn)生各個(gè)DSP的復位信號；

④產(chǎn)生滿(mǎn)足A／D轉換器時(shí)序要求的控制信號CLK(串口時(shí)鐘)和CONV(轉換控制)。

另外，FPGA還完成了DSP與ISA總線(xiàn)之間數據傳輸所需的控制時(shí)序，有效地保證了數據傳輸的可靠性。