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便攜式產(chǎn)品的低功耗電路系統的綜合考慮
作者：
時(shí)間：2012-04-27
來(lái)源：網(wǎng)絡(luò )
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ASIC廠(chǎng)商為滿(mǎn)足低功率系統要求，還會(huì )采取在產(chǎn)品中增加3V內核單元和宏的方法。這些產(chǎn)品經(jīng)過(guò)優(yōu)化能同時(shí)工作在3V或5V電源下，并具有相同的性能指標，利用特殊的接口單元，它們仍保留有5V電源接口。據ATT貝爾實(shí)驗室的Harrington說(shuō)，影響供電電壓快速更新?lián)Q代的最大障礙在于，現有的大量系統都采用5V電源，這些系統要求產(chǎn)品保留與其它5V(TTL)接口的后向兼容性。
此外，在系統設計中，粗略評估速度，并在可能的情況下適當改變元件的選擇，也可以降低功率。
下列方案可供選擇：
1. 降低工作電壓。當電壓從5V降低為3V時(shí)功耗將減少60%。
2. 采用智能電源。在系統中增加適當的智能預測、檢測，并僅在需要時(shí)才對系統供電。許多膝上型電腦及其電源管理就具有這種特殊的機制，只給需要工作的電路加電，并在不必要時(shí)降低時(shí)鐘速率。
3. 采用較低的時(shí)鐘速率。由于CMOS電路中功率是開(kāi)關(guān)頻率的函數，因此較低的時(shí)鐘速率下器件的功耗也較小。
4. 對輸入信號作出限制。在模擬電路(包括A/D轉換器)中，限制輸入信號的帶寬有助于減少對高速電路的要求，如果有可能降低A/D轉換器的速率,也能減少功耗。
5. 對I/O進(jìn)行設置，使它只在工作時(shí)消耗功率。但從不工作狀態(tài)到工作狀態(tài)的轉換需要較長(cháng)的時(shí)間，另外一個(gè)副作用是可能產(chǎn)生與輸出電路有關(guān)的額外漏電流，使輸出電壓降至電源的一半，并使其它輸出電路處于很高的漏電交叉工作區域。
6. 擴大輸出范圍。對于許多ASIC來(lái)說(shuō)，設計輸出電路僅用于驅動(dòng)一個(gè)標準IC。通過(guò)重新調整電路使其足以驅動(dòng)封裝和板上的寄生元件，并留出風(fēng)扇負載的安全余量，這樣可以減小輸出電路尺寸和功率。
7. 改用其它技術(shù)。BiCMOS電路綜合了CMOS器件和雙極性器件的優(yōu)點(diǎn)，它是工藝復雜性更高以及成本更高的最佳折衷方案。GaAs器件也能滿(mǎn)足較低功耗和較高速度的要求，適用于那些以速度為主要設計目標的高價(jià)系統。
半導體制造商正在開(kāi)發(fā)新的設計技術(shù)以滿(mǎn)足特殊功率要求，同時(shí)仍保證電路的性能指標要求。摩托羅拉半導體公司應用工程師Pivot說(shuō)，最終的目標是電路工作電壓小于1V，最后的極限值將取決于決定器件最小尺寸的器件工藝水平。低功率電路仍是人們需要深入調查研究的對象，在提高性能的同時(shí)降低功耗將是他們努力實(shí)現的目標。
系統設計者必須具備在有限的功率指標下實(shí)現更高電路性能的能力，另外還要滿(mǎn)足基本的系統性能指標要求、成本目標和上市時(shí)間要求。不過(guò)，設計者仍需要仔細分析系統中所有部件的功率情況。用于優(yōu)化功耗設計的新工具和新技術(shù)有助于改善設計環(huán)境，并使設計者的工作更加輕松。
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