基于PC104 總線(xiàn)的實(shí)時(shí)信號采集處理系統

　　0 引言

　　PC104是嵌入式工控機的一種，其外部總線(xiàn)接口為PC104 總線(xiàn).使用堆疊的方式可以將多個(gè)PC104 主板結合到一起，并通過(guò)螺栓固定，保證系統的牢固可靠，應對惡劣的使用環(huán)境.由于PC104具有功耗低，體積小，擴展性高，功能強大等優(yōu)點(diǎn)，其已經(jīng)在航空航天.軍用武器裝備.工業(yè)控制等領(lǐng)域得到了廣泛的使用.

　　在對武器裝備進(jìn)行測試維護時(shí)，經(jīng)常需要對設備中的各類(lèi)模擬信號進(jìn)行分析，從而對武器系統的運行情況做出判斷.目前常見(jiàn)的測試設備往往實(shí)時(shí)性不高，無(wú)法更多地進(jìn)行人機交互.同時(shí)由于測試設備體積過(guò)于龐大，并不方便在外場(chǎng)對武器裝備進(jìn)行直接的測試和維護.隨著(zhù)現階段軍用裝備外場(chǎng)測試的信息化程度逐漸提高，迫切需要研制出體積小.結構緊湊的便攜式實(shí)時(shí)測試設備.

　　目前主流的實(shí)時(shí)信號采集方式是通過(guò)高速A/D 轉換器件來(lái)完成的，其優(yōu)點(diǎn)是信號精度高，實(shí)時(shí)的信號采集帶來(lái)了大量的數據需要處理，對后端的信號處理系統提出了較高的要求.因此本文搭建了基于PC104總線(xiàn)的實(shí)時(shí)信號采集處理系統，憑借FPGA的高速處理能力控制A/D轉換器完成數據的采集，并通過(guò)PC104總線(xiàn)將數據提供給上位機完成用戶(hù)對實(shí)時(shí)信號的監測.

　　1 總體設計方案

　　本文的實(shí)時(shí)信號采集處理系統主要包括信號采集板和上位機控制板2部分，兩者之間通過(guò)PC104總線(xiàn)進(jìn)行通信.上位機控制板以CPU 為核心，擴展出VGA,RJ45等人機交互所需要的外圍設備接口.信號采集板主要包括了FPGA 邏輯控制.A/D 轉換器.通道選擇開(kāi)關(guān).前端信號調理器等.實(shí)時(shí)信號采集處理系統的總體結構圖如圖1所示.

　　信號采集處理系統進(jìn)行工作時(shí)，上位機控制板的CPU通過(guò)PC104總線(xiàn)向底層信號采集板發(fā)送命令，對其工作參數進(jìn)行設置.CPU 與FPGA 之間通過(guò)地址和數據總線(xiàn)完成命令及數據的交互.多通道選擇開(kāi)關(guān)對外部輸入的模擬信號進(jìn)行通道選擇，在信號調理芯片對模擬信號進(jìn)行相應的預處理之后，在FPGA的邏輯控制下由A/D轉換器完成信號的采集.FPGA通過(guò)PC104總線(xiàn)實(shí)時(shí)地將采集的信號數據傳輸給CPU,通過(guò)運行在上位機控制板的應用程序完成數據的最終分析和處理.信號采集處理系統可以通過(guò)FPGA 邏輯控制模塊靈活地調整采樣速率，來(lái)滿(mǎn)足多種信號不同速率的采樣要求.

2 硬件系統設計

　　2.1 上位機控制板

　　本系統采用深圳盛博公司的PC104 模塊SCM9022作為上位機控制系統硬件平臺，其處理器為英特爾凌動(dòng)N455 處理器，使用了1 GB 的DDR3 內存，支持2 GB 的SSD 和1 路SATA 接口，支持2 個(gè)100 Base-T 以太網(wǎng)口，具有8路GPIO接口和6個(gè)串口，4個(gè)USB 2.0接口，標準鼠標鍵盤(pán)接口，支持18 位的LVDS 和VGA 顯示.

　　SCM9022的硬件資源可以滿(mǎn)足對所需要采集信號的處理，用戶(hù)可以方便地使用其通用的外設接口完成必要的人機交互.上位機控制板包括了64 針腳的雙排單列插針J1 和40 針腳的雙排單列插針J2,總共104 根信號總線(xiàn).上位機控制板是標準的PC104模塊，其尺寸為96 mm×90 mm?當工作在8 b數據模式下時(shí)，J2的針腳信號無(wú)效，只有J1針腳有效；當工作在16 b數據模式下時(shí)，J1和J2所有針腳都有效.在104個(gè)針腳中，包括了16個(gè)數據針腳，7個(gè)鎖存地址針腳，20個(gè)地址針腳，32個(gè)控制針腳，14 個(gè)地線(xiàn)和電源線(xiàn)，1 個(gè)14 MHz 的OSC,1 個(gè)8 MHz 的BCLK?其中，SA[011]為地址總線(xiàn)；SD[07]為數據總線(xiàn)；IOR 為輸入/輸出接口的讀控制，低電平有效；IOW 為輸入/輸出接口的寫(xiě)控制，低電平有效；DATA 為串行數據；BALE 為地址鎖存信號；CLK 為移位脈沖；SY-CLK 為總線(xiàn)時(shí)鐘；IOCHADY 為輸入/輸出接口的準備就緒信號，該信號由集電極開(kāi)路門(mén)或三態(tài)門(mén)驅動(dòng)，低電平時(shí)處于無(wú)效狀態(tài)，表示輸入/輸出接口設備需要將總線(xiàn)的周期延長(cháng).時(shí)序如圖2所示.

　　2.2 信號采集板

　　為了能快速高效保證上位機控制板與信號采集板之間的PC104總線(xiàn)數據通信，底層的信號采集板使用了Altera公司的Cyclone Ⅲ系列FPGA芯片EP3C25F256C7N,通過(guò)控制邏輯來(lái)按照PC104總線(xiàn)的時(shí)序進(jìn)行數據傳輸.該芯片具有200 Kb邏輯單元.8 Mb嵌入式存儲器以及396個(gè)嵌入式乘法器能夠在控制信號采集芯片的同時(shí)，將采集的信號數據傳輸給上位機.需要注意的是，由于PC104總線(xiàn)的針腳都是5 V電平，而FPGA芯片采用了3.3 V的電平信號，所以在信號采集板上使用了74LVH162245芯片對電平進(jìn)行轉換，調整電氣特性，完成由TTL電平向LVTTL電平的轉換，并增強驅動(dòng)能力.在信號的采集過(guò)程中，由于外部的多路模擬輸入信號往往比較微弱，其電平的幅度很小，為了保證A/D轉換模塊采集到足夠強的信號幅度，在信號采集板中使用了放大器INA103把輸入信號進(jìn)行調理放大到0~10 V之間.INA103是由BB公司生產(chǎn)的低功率增益可調通用儀器放大器，其具有高精度寬帶寬的特點(diǎn).在增益為100時(shí)，對應的帶寬仍達到200 kHz?該芯片采用了可調電阻調整放大倍數，具體公式如式（1）所示：

　　本系統在信號采集板中采用了R = 6 Ω，故得到的放大倍數在0~1001 之間，保證了該芯片輸出給A/D 轉換器的信號電平在0~10 V之間.信號采集板的多路選擇開(kāi)關(guān)采用了AD 公司的ADG508A 八選一高速選通開(kāi)關(guān).系統通過(guò)2 片ADG508A 并行控制模擬信號的輸入，實(shí)現了對16路信號的實(shí)時(shí)采集.多路開(kāi)關(guān)的輸入通斷是通過(guò)控制使能引腳EN以及CH0,CH1,CH2來(lái)完成的，FPGA 輸出的地址的最高位分別接到2 片ADG508A 的使能端，地址低3 位分別接入ADG508A 的A0,A1,A2?信號采集板的A/D 轉換芯片采用了BB 公司的ADS7805,其具有高速.低功耗的特點(diǎn).在5 V 的工作電壓下其最高的轉換頻率達到了100 kHz?該芯片內部自帶有時(shí)鐘.電壓基準和采樣保持等電路，極大的簡(jiǎn)化了用戶(hù)的電路設計，并且提高了系統的穩定性.