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采用箝位電路抑制車(chē)載電壓瞬變
作者：
時(shí)間：2013-11-01
來(lái)源：網(wǎng)絡(luò )
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由車(chē)載電氣系統供電的電路必須能耐受?chē)揽岬沫h(huán)境。電壓瞬變有可能是隨機的，或重復性的。重復性的瞬變（例如引擎的轉動(dòng)）可能產(chǎn)生數百伏特的電壓，但對于車(chē)載電子組件來(lái)說(shuō)，最為劇烈的瞬變來(lái)源于負載傾卸(load dump)。
負載傾卸是急促的能量卸放，由于交流電機在為負載提供充電電流期間電池突然性的斷開(kāi)所導致。并且，車(chē)輛“借電”(jump starTIng，又稱(chēng)跳線(xiàn)跨接啟動(dòng))也有可能因使用串聯(lián)堆積式電池而導致一種過(guò)壓狀態(tài)。其它的瞬變可能源于點(diǎn)火系統的噪聲、繼電器開(kāi)啟及關(guān)閉以及諸如保險絲熔斷等單穩態(tài)事件。
值得慶幸的是，最為劇烈的大能量瞬變可通過(guò)核心的抑制器進(jìn)行處理；典型的抑制器被置于重要的（以及昂貴的）組件附近，具有高阻抗的通路連接到卸放源。車(chē)載的抑制器必須能夠耐受峰值功率耗散超過(guò)1,500W的重復性負載卸放，并限制電池電源軌偏移小于±40V。
附加的保護電路常常是必需的，可更為有效的限制電壓導軌。二極管反極性串行連接到附加的負載電路，可以分離電源導軌并有效地隔斷反相的電壓尖峰。設計人員將瞬變箝位至低于+40V的結論取決于電路所接受的電壓。該電壓接受功率的DC/DC穩壓器必須能夠耐受至少+40V的電壓，以防止功率元件及控制電路產(chǎn)生過(guò)壓(overstressing)。絕大多數的現代脈寬調制控制器(PWM)均能耐受超過(guò)+40V的電壓，而無(wú)需損失任何有益的特性（例如同步運作，可能是滿(mǎn)足設計某些特定目標的條件）。
限流電阻及箝位齊納二極管典型地應用于小負載電流電路，一般來(lái)說(shuō)低于0.1A，以確保串聯(lián)電阻不產(chǎn)生過(guò)多的能量損耗。下圖所描繪的電路提供了一個(gè)箝位輸入電壓至所期望的最大電壓值的方法，同時(shí)仍可保持較大的電流輸出能力并使得“典型的”非瞬變運轉時(shí)的電路損耗最小化。 
此電壓箝位電路限制輸出電壓至27V
上圖所示的電路設計限制輸出電壓至27V，由齊納二極管D2限定。該輸出電壓旨在為絕對額定最大值為30V的DC/DC轉換器提供電源。對于12V靜態(tài)電壓的輸入，晶體管Q2處于“關(guān)閉”狀態(tài)，電阻R3將P道溝FET管Q1的門(mén)極下拉至地，開(kāi)啟Q1。
輸入電壓高于3V時(shí)，Q1開(kāi)始引導電流，并至少增強至4.5V。穿過(guò)Q1所引起的電壓降非常低，其值取決于額定的Rds-on及輸出負載電流。例如，3A的負載所引起的Q1兩端的電壓降僅為0.16V，而此時(shí)的輸入為14V。二極管D1用于保護FET Q1，避免在高輸入電壓狀態(tài)下Q1的門(mén)極—源極電壓超過(guò)最大限額20V。對于輸入電壓不超過(guò)20V的設計，D1可以免去。
由于輸入電壓的升高，輸出也將隨之升高直至某數值，齊納二極管D2擊穿并開(kāi)始引導電流。此時(shí)，輸出電壓被鉗位為齊納二極管D2、電阻R4、R6的電壓之和。而R4及R6兩端的總電壓僅為0.6V左右。
晶體管Q3采用了射極跟隨(emitter follower)的配置，因而電流增益近乎為1。由于集極電流流經(jīng)Q3，使Q2產(chǎn)生偏置，并開(kāi)始降低FET Q1的門(mén)極—源極電壓。由于FET Q1對流經(jīng)其本身的、過(guò)高的輸入到輸出電壓的抑制（起了線(xiàn)性穩壓器的作用），使得輸出電壓被保持在了27.6V。隨著(zhù)輸入電壓的增加，輸出電壓不再增加，因為額外的電流將流經(jīng)齊納二極管D2并迫使Q2降低Q1的門(mén)極—源極驅動(dòng)電壓。該閉環(huán)反饋防止了輸出電壓繼續變化。
系統穩定性
當涉及到負反饋閉環(huán)控制系統之時(shí)，穩定性對于可預測的、可靠的運行是至關(guān)重要的。閉環(huán)增益及相位裕度(phase margin)決定了系統對外部干擾響應的優(yōu)良程度，例如輸入電壓的改變。
晶體管Q3旨在配置作為單位增益以防止反饋通路引入過(guò)量的增益。晶體管Q2提供了等于其β值的電流增益，其典型值的范圍處于50至200之間。FET Q1同樣提供了等于其跨導乘上輸出負載阻抗的增益。該增益也處于200的量級?？偟拈]環(huán)直流增益由上述兩增益項決定，數值巨大，超過(guò)80dB。負載阻抗及輸出電容所引起的傳遞函數極點(diǎn)使得FET Q1的增益在大于50Hz時(shí)以-1的斜率（或-20dB/十倍程[decade]）滾降。輸出電容的等效串聯(lián)電阻(ESR)同樣增加了一個(gè)零點(diǎn)，其位置由ESR及其自身電容值確定。從而使得輸出的頻率響應平坦帶超過(guò)了6kHz。精細的修整Q2增益的頻率響應可給出一個(gè)可接受的總體閉環(huán)頻率響應。
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