基于NiosⅡ的超聲電機驅動(dòng)控制電路

1.2.1 NiosⅡ系統的搭建

Nios II是Altera公司開(kāi)發(fā)的軟核32位的RISC微處器，作為一個(gè)采用硬件描述語(yǔ)言編寫(xiě)的軟核，Nios II可以通過(guò)內帶的Avalon總線(xiàn)機制與其他采用HDL語(yǔ)言描述的硬件接口模塊組成Nios系統一起嵌入到Altera的Stratix、Cyclone或APEX系列的FPGA中，從而構成一個(gè)可編程片上系統設計。

首先要構建一個(gè)基于Nios II的最小系統，這個(gè)系統的組件都在SOPC Builder提供的IP核中，依次選擇Nios II處理器、EPCS控制器、SDR AM控制器、JTAG模塊。其中，NiosⅡ實(shí)現MCU的功能，SDRAM和EPCS控制器組件用來(lái)連接外部存儲器，JTAG模塊實(shí)現程序的調試與下載。除此以外，我們還需要用到串口接收上位機發(fā)送來(lái)的數據以及定時(shí)器中斷，因此在系統中添加UART模塊和定時(shí)器模塊。最后，處理器要控制DDS模塊的運行并且接收光柵計數模塊計算出的脈沖數，還需要添加一些I/O口用作數據的傳輸。這樣，FPGA內部的一個(gè)NIOS系統就構建完成了。

1.2.2 DDS模塊

直接數字頻率合成器(Direct Digital Frequency Synthesizer)是一種基于全數字技術(shù)，從相位概念出發(fā)直接合成所需波形的一種頻率合成技術(shù)?；驹硎且詳悼卣袷幤鞯姆绞?，產(chǎn)生頻率、相位可控制的正弦波、余弦波、三角波、三角波、方波等波形。圖4所示為DDS的基本結構。

圖4中，fc為時(shí)鐘頻率，K為頻率控制字，N為相位累加器的字長(cháng)，D為ROM數據線(xiàn)寬度。

本文的DDS設計主要分為3個(gè)模塊：控制字接收模塊，用來(lái)與NIOS系統進(jìn)行通信，接收來(lái)自上位機的控制字;波形存儲器模塊，用來(lái)產(chǎn)生驅動(dòng)信號所需要的波形，本文只需要產(chǎn)生正弦波;相位累加器模塊，用來(lái)產(chǎn)生頻率和相位，本文是將接收到的頻率和相位控制字轉化為實(shí)際的頻率和相位。

1.2.3 脈沖計數模塊

脈沖計數模塊由濾波和計數兩部分構成，主要是為了讀取光柵編碼器反饋回來(lái)的信息，從而實(shí)現對電機的精確定位和速度控制。本文使用的光柵編碼器，其分辨率為0.5um/count，輸出A+/A-、B+/B- 2路差分信號，為將編碼器的差分輸出轉換成單端脈沖信號，本文選用了26LS32AC差分轉單端芯片實(shí)現差分信號的轉換。轉換后的兩路信號A、B是一組正交脈沖信號，電機朝不同方向運動(dòng)時(shí)，A、B兩路信號之間

的相位關(guān)系會(huì )發(fā)生轉換，從而判斷電機運行的方向。因此，根據這一特性，在FPGA中，用Vetilog語(yǔ)言編寫(xiě)了一個(gè)實(shí)現正交編碼脈沖電路的功能的計數模塊。

同時(shí)，為了進(jìn)一步消除光柵反饋信號可能產(chǎn)生的窄脈沖干擾信號，本控制器將轉換后的單端信號進(jìn)一步濾波。主要過(guò)程是：在采集某一狀態(tài)信號時(shí)，利用比該狀態(tài)信號更高頻率的采樣時(shí)鐘對其進(jìn)行多次重復采集，直到多次采集結果完全一致時(shí)才視為有效信號輸出。然后再將濾波過(guò)后的信號發(fā)送給正交編碼脈沖電路進(jìn)行辨向和計數。

1.3 驅動(dòng)控制器的控制方式

電機工作時(shí)，FPGA通過(guò)串口接收來(lái)自上位機發(fā)送的數據至Nios II處理器中，經(jīng)過(guò)程序處理之后，得出電機運行的方式(步進(jìn)、連續)、運行的距離等信息，NiosⅡ處理器通過(guò)控制DDS模塊的起停時(shí)間來(lái)控制驅動(dòng)信號的有無(wú)進(jìn)而控制電機的運動(dòng)過(guò)程。電機運行時(shí)的位移和速度的實(shí)際信息可以從光柵編碼器的反饋信號中得出，計數器模塊計算出脈沖數的值發(fā)送給Nios II處理器，處理器通過(guò)具體的控制算法改變DDS輸出信號的幅值、頻率、相位從而對電機的運行狀態(tài)做出進(jìn)一步的調整。這樣，一個(gè)完整的閉環(huán)控制系統就由一塊FPGA芯片實(shí)現了。