一種單通道DRFM的基帶干擾源設計

摘要 通過(guò)對單通道數字射頻存儲器的原理和結構分析，總結了單通道數字射頻存儲器的優(yōu)缺點(diǎn)，并基于單通道數字射頻存儲結構，引入DSP模塊設計了一種基帶干擾源，實(shí)現了對寬帶信號的處理。

關(guān)鍵詞 數字射頻存儲器;基帶干擾源;數字信號處理

現代新型雷達普遍采用匹配接收和相參信號處理技術(shù)，因此具有優(yōu)秀的目標檢測、識別和跟蹤能力，同時(shí)具有良好抗干擾性能。使用傳統噪聲干擾信號對相參雷達進(jìn)行干擾，由于干擾信號不相參，能量利用率低、干擾效果差，迫使噪聲干擾機過(guò)度提高發(fā)射功率，為系統工程實(shí)現帶來(lái)困擾。因此，需要研究相參干擾技術(shù)以應對新體制雷達。

數字射頻存儲器(Digital Radio Frequency Memory，DRFM)利用高速模數轉換器件、高速數字邏輯器件進(jìn)行采樣、存儲、處理雷達信號，可以產(chǎn)生相參干擾信號。DRFM技術(shù)已成為現代干擾技術(shù)的核心。

1 單通道幅度量化DRFM的結構及特點(diǎn)

幅度量化是指利用ADC對輸入信號幅度進(jìn)行采樣、量化、編碼處理，得到數字信號。重構時(shí)，數字信號經(jīng)DAC后輸出模擬信號。幅度量化的采樣頻率和量化位數決定了重構信號的保真度。

單通道幅度量化DRFM由一路ADC電路組成，其結構如圖1所示。工作流程為：輸入的射頻信號與系統本振進(jìn)行混頻，經(jīng)帶通濾波下變頻為中頻信號;中頻信號與精確本振混頻、濾波后，得到基帶模擬信號;ADC在采樣時(shí)鐘控制下，實(shí)現模數轉換，輸出數字信號存儲到RAM中;在轉發(fā)過(guò)程中，讀出數據經(jīng)DAC、低通濾波后，重構為基帶模擬信號;此信號與系統本振混頻后，上變頻為射頻干擾信號。

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假設下變頻后輸出信號的頻率范圍為[f0-△B/2，f0+△B/2]，為抑制上變頻和下變頻的高次交調，其中心頻率f0與帶寬△B之間須滿(mǎn)足

2(f0-△B/2)>f0+△B/2 (1)

即

f0>3△B/2 (2)

根據采樣理論，采樣時(shí)鐘的頻率應滿(mǎn)足

fc>2(f0+△B/2)=2f0+△B>4△B (3)

由式(3)可知，單通道幅度量化的采樣率應該大于輸入信號帶寬的4倍。因此單通道幅度量化即便有結構簡(jiǎn)單、不存在通道幅相不一致問(wèn)題的優(yōu)點(diǎn)，但由于A(yíng)DC器件的限制，存在系統瞬時(shí)帶寬較小，難以處理寬帶信號的缺點(diǎn)。

2 基于單通道DRFM的干擾源設計

為解決寬帶信號處理問(wèn)題而產(chǎn)生的正交雙通道DRFM存在幅相要求嚴格、調試困難的特點(diǎn)，為設計者增加了工作量。隨著(zhù)技術(shù)的進(jìn)步，目前ADC器件的性能有了大幅提高，為采用單通道DRFM處理寬帶信號提供了可能。

基帶干擾源主要完成對基帶信號的采集存儲、處理分析與基帶干擾信號的生成。包括上下變頻模塊、高速采集板、DSP數字信號處理板、控制計算機和高速數字波形合成器等部分。其組成框圖如圖2所示。

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2.1 高速數據采集板

高速數據采集板主要完成模擬中頻信號到數字信號的變換，它將中頻信號進(jìn)行量化處理，獲得數字信號并存儲。干擾源的瞬時(shí)帶寬要求為400 MHz，采用SPT公司的閃存A/D芯片SPT7760。SPT7760采樣率為1 GHz，雙路輸出，每一路均有鎖存時(shí)鐘，每個(gè)端口的輸出速度為500 MB·s-1。然后采用ADC輸出分為8路的方案，將每一路的數據產(chǎn)生率降為125 MB·s-1，輸出存儲及處理。由于A(yíng)DC的輸出數據為ECL電平，而

后續的鎖存器和緩存器為T(mén)TL電平，所以在降速之前選用MICRE公司的SY100系列，將ECL電平轉化為T(mén)TL電平。

解決高速數據存儲的方法一般是在高速數據輸入和速度較低的大容量存儲器之間加入高速FIFO。由于選擇的FPGA與存儲器工作頻率相同，同為200 MHz。FPGA只需產(chǎn)生同步控制信號在一個(gè)時(shí)鐘周期內將TTL鎖存數據存入存儲器即可。同時(shí)FPGA還完成與DSP信號處理器的接口控制和數據轉換等功能。

高速采集板的原理如圖3所示。

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