基于FPGA的數字濾波器設計

　　利用VHDL語(yǔ)言設計數字濾波器，主要在于如何實(shí)現乘法。乘法常用的實(shí)現方法有位串行乘法、分布式算法和并行乘法等。位串行乘法能節省大量硬件資源，但運算周期過(guò)長(cháng)，對于數字濾波器這種高速率要求不宜采取。分布式算法是現在比較流行的一種乘法實(shí)現方式，所用硬件資源較少，運算速率也較快，但這只是針對小位寬乘法來(lái)說(shuō)。對于數字濾波器的較大位寬的乘法，不宜采取。并行乘法，算法實(shí)現簡(jiǎn)單直觀(guān)，對于現在資源豐富的FPGA，很好實(shí)現。