Synopsys發(fā)布Verification Compiler驗證編譯器使產(chǎn)能提升3倍

         新思科技公司日前宣布：其Verification Compiler™驗證編譯器解決方案開(kāi)始供貨，該款新產(chǎn)品代表了業(yè)內為系統級芯片(SoC)驗證技術(shù)和驗證路線(xiàn)圖描繪的一幅誘人前景。Verification Compiler是一種將新一代驗證技術(shù)集成到一起的完整產(chǎn)品組合，其中包括先進(jìn)調試、靜態(tài)和形式驗證、仿真、驗證IP以及覆蓋率收斂。將這些技術(shù)集成到一起實(shí)現了性能的5倍提升，同時(shí)調試效率也得到了大幅度的提高，使SoC設計和驗證團隊用同一個(gè)產(chǎn)品就能創(chuàng )建一種具有完整功能的驗證流程。通過(guò)把新一代技術(shù)、集成化流程和獨特的并發(fā)驗證許可模型結合在一起，使Verification Compiler能夠將整體產(chǎn)能提高3倍 —— 直接解決日益突出的SoC上市時(shí)間挑戰。

　　“驗證復雜度正以快于摩爾定律的速度不斷增長(cháng)，”NVIDIA公司負責GPU工程高級副總裁Jonah Alben表示：“為了應對這一點(diǎn)，業(yè)界需要諸如靜態(tài)和形式驗證等新一代的驗證技術(shù)，同時(shí)還需要更好的集成化流程，這種流程可降低投資在不同驗證方法上的成本。Synopsys的Verification Compiler提供了一幅美好的前景，其潛在發(fā)展可滿(mǎn)足這些需求，同時(shí)將驗證生產(chǎn)力提升到了一個(gè)新的水平，并將繼續推動(dòng)支持產(chǎn)業(yè)創(chuàng )新的開(kāi)放接口。”

　　“Verification Compiler為驗證描繪了全新的前景，”Cavium公司負責工程的企業(yè)副總裁Anil Jain說(shuō)到：“我們正面臨驗證領(lǐng)域內的一個(gè)轉折點(diǎn)，我們相信必然到來(lái)的修正措施不僅源于新的技術(shù)和大量的集成，而且也源于可以提供一個(gè)SoC驗證流程所需要的所有技術(shù)的一種創(chuàng )新訪(fǎng)問(wèn)模式。通過(guò)Verification Compiler，Synopsys正在提供一種使這種遠景變?yōu)楝F實(shí)的產(chǎn)品。”

　　“Altera的SoC是一些在行業(yè)中集成度最高的異構計算平臺，它們將多核ARM處理器系統、浮點(diǎn)DSP模塊、高帶寬I/O和高性能的可編程邏輯結合在一個(gè)晶片上，”Altera公司負責IC工程的副總裁Ty Garibay表示道：“由于我們將SoC遷移到了集成在英特爾14納米三柵極3D晶體管工藝上的第三代64位架構，我們使用的設計和驗證工具必須實(shí)現無(wú)縫的操作運行和溝通，使我們能夠利用通過(guò)統一的編譯器和調試流程在RTL、UVM和嵌入式軟件域內進(jìn)行仿真和調試。Verification Compiler的推出是一項重大進(jìn)展，將支持我們的設計團隊去顯著(zhù)提高產(chǎn)能。”

　　SoC驗證所需要的先進(jìn)技術(shù)

　　隨著(zhù)移動(dòng)通信和物聯(lián)網(wǎng)推動(dòng)著(zhù)電子技術(shù)向前不斷發(fā)展，先進(jìn)SoC的開(kāi)發(fā)在驗證的復雜性、新的功率效率要求、不斷增加的軟件容量以及嚴苛的上市時(shí)間等方面面臨壓力呈指數般增長(cháng)。要實(shí)現這些復雜SoC的驗證收斂就需要結合多種技術(shù)，包括先進(jìn)的調試、靜態(tài)和形式驗證、低功耗驗證、驗證IP以及覆蓋率收斂。

　　為了在驗證領(lǐng)域中應對這一具有挑戰性的局面，Verification Compiler提供了一整套新一代技術(shù)，包括形式驗證、SoC的連通性檢查、全SoC級時(shí)鐘域交叉(CDC)檢查、X-傳遞仿真、集成的低功耗仿真和先進(jìn)的驗證規劃和管理等。Verification Compiler還包括一整套Synopsys的新一代驗證IP，其中包括相應的測試套件，全部被集成在其中以用于先進(jìn)的調試和高性能仿真。通過(guò)將這些技術(shù)集成到同一個(gè)產(chǎn)品之中，Verification Compiler使SoC設計和驗證團隊能夠更好地解決SoC驗證所面臨的不斷增長(cháng)的技術(shù)和進(jìn)度挑戰。

　　新一代靜態(tài)和形式驗證

　　Verification Compiler用新一代靜態(tài)和形式驗證技術(shù)解決了驗證復雜SoC時(shí)巨大的容量挑戰，與其他任何現有解決方案相比，其性能和容量都提升了3倍到5倍。這項新技術(shù)包括形式屬性檢查、低功耗靜態(tài)檢查、CDC檢查、SoC連接檢查、先進(jìn)的lint和序列化等效性檢查。Verification Compiler的靜態(tài)和形式驗證功能與Synopsys Design Compiler®和IC Compiler™使用模型和流程完全兼容。

　　更高的調試效率

　　Verification Compiler的調試功能使用了Synopsys作為行業(yè)事實(shí)標準的調試平臺Verdi3技術(shù)。Verification Compiler采用了所有Verdi3的最新調試技術(shù)，包括許多創(chuàng )新的調試功能，使調試效率得到大幅度提升。這些新功能包括交互式測試平臺(UVM-aware)調試、事務(wù)級調試、硬件/軟件調試、功率感知調試和協(xié)議感知調試，這些功能都建立在統一的、一致的并且易于使用的環(huán)境之上。Verification Compiler通過(guò)將這些先進(jìn)的調試功能與仿真、VIP、形式驗證以及覆蓋率緊密地集成在一起，進(jìn)一步大幅度地提升了調試效率。

　　Synopsys Verdi3調試平臺將繼續作為獨立的產(chǎn)品供貨。Verdi3是一個(gè)開(kāi)放的平臺，能夠通過(guò)快速信號數據庫(FSDB)以及Verdi互操作性的應用(VIA)與其它驗證流程集成。Verdi3將繼續全力支持市場(chǎng)上重要的仿真、硬件加速和形式驗證產(chǎn)品。

　　并發(fā)式驗證

　　當今的SoC驗證流程需要跨越不同地域的多個(gè)團隊同時(shí)使用各種驗證技術(shù)。而且，流程上不同位置所要求的技術(shù)關(guān)注重點(diǎn)也不相同。這類(lèi)訪(fǎng)問(wèn)瓶頸問(wèn)題極大地影響了驗證效率、成本以及上市時(shí)間。為了解決這些瓶頸問(wèn)題，每個(gè)Verification Compiler許可包括三個(gè)獨立的并發(fā)按鍵：一個(gè)按鍵用于所有的靜態(tài)和形式技術(shù);一個(gè)按鍵用于與仿真相關(guān)的技術(shù)(包括所有VIP);一個(gè)按鍵用于所有的調試技術(shù)。這三個(gè)按鍵可以被同一個(gè)用戶(hù)同時(shí)并列使用，以提高個(gè)人的產(chǎn)能，或者它們可以被同一家公司的不同成員獨立使用。這種靈活性使設計團隊能夠同時(shí)執行多個(gè)驗證功能，顯著(zhù)地提高了驗證產(chǎn)能。

　　“多年來(lái)，我們一直與許多客戶(hù)在其最復雜的驗證挑戰方面密切合作，”Synopsys公司高級副總裁兼驗證業(yè)務(wù)部總經(jīng)理Manoj Gandhi表示：“在過(guò)去的幾年中，我們已經(jīng)建立了一個(gè)包括各種領(lǐng)先驗證軟件技術(shù)的強大的產(chǎn)品組合。Verification Compiler通過(guò)將這些技術(shù)集成到同一個(gè)產(chǎn)品中，而把他們推向一個(gè)新的高度，從而具有了無(wú)可比擬的性能、功能以及產(chǎn)能，并且為將來(lái)的更大發(fā)展奠定了基礎。”

　　供貨

　　Verification Compiler現已提供給有限的一些客戶(hù)，并將于2014年12月全面上市。