基于DDS芯片AD9852的基準源設計

　　0 引 言

　　直接數字頻率合成(DD6)是一種以固定的精確時(shí)鐘源為基準，利用數字處理模塊產(chǎn)生頻率和相位均可調的輸出信號的技術(shù)。隨著(zhù)超大規模集成電路和微電子技術(shù)的發(fā)展，現代高性能、高集成度和小體積的DDS產(chǎn)品正快速取代傳統的模擬信號頻率合成技術(shù)，成為了這類(lèi)問(wèn)題新的解決方案。本文利用FPGA計算出相應的頻率控制字，并對DDS芯片AD9852進(jìn)行編程，最終得到所要求的輸出波形。

　　1 系統總體方案設計

　　基準源主要由上位機控制、FPGA控制、DDS、參考源、調制信號源及波形輸出模塊組成，如圖1所示。上位機控制單元是由計算機通過(guò)USB總線(xiàn)連接至電路板進(jìn)行控制操作。FPGA控制單元實(shí)現與上位機控制單元交互信息，同時(shí)以并行方式向DDS芯片發(fā)送控制字，以管理其內部寄存器。參考源為DDS提供高精準的時(shí)鐘晶振，確保DDS輸出信號的頻譜純度。調制信號單元為DDS提供外部調制信息。波形輸出模塊由低通濾波器、運算放大器及電阻網(wǎng)絡(luò )組成，主要完成DDS輸出信號的濾波，放大等功能。

　　系統上電復位后，電路板上的綠色LED二極管閃爍提示整機處于正常狀態(tài)。當有DDS波形輸出時(shí)，電路板上的藍色LED二極管閃爍提示工作正常。

　　2 系統模塊設計

　　2．1 系統軟件設計

　　基準源的上位機控制采用C語(yǔ)言編程實(shí)現，主要完成對FPGA內部寄存器的讀寫(xiě)操作，進(jìn)而控制板上各種硬件資源的管理。另外，DDS的頻率控制字的計算也由上位機軟件計算得到。FPGA接收到上位機的命令，經(jīng)解析后向DDS的內部寄存器寫(xiě)入控制字，完成相應功能。同時(shí)，FPGA負責電路板上的各種時(shí)鐘管理。系統軟件的總體工作流程如圖2所示。

　　2．2 頻率控制設計

　　本文采用DDS技術(shù)產(chǎn)生頻率可調的波形，具有頻率分辨率高，相位連續等優(yōu)點(diǎn)。DDS基本框圖如圖3所示。

　　DDS的基本結構包括：相位累加器，正弦查找表ROM，數模轉換器DAC等。DDS有兩個(gè)主要缺點(diǎn)：一是輸出頻率低，二是輸出頻譜中雜散多。輸出頻率低主要受DDS工作頻率的限制，隨著(zhù)微電子技術(shù)的發(fā)展，這個(gè)缺陷會(huì )逐漸得到彌補。DDS輸出頻譜中的雜散是DDS所固有的，這是由DDS的工作方式?jīng)Q定的。

　　DDS的基本工作原理是：相位累加器在N位頻率控制字FTW的控制下，以參考時(shí)鐘頻率fc為采樣率，產(chǎn)生待合成信號的數字線(xiàn)性相位序列，將其高M(jìn)位作為地址碼通過(guò)正弦查詢(xún)表ROM變換，產(chǎn)生L位對應信號波形的數字序列S(n)，再由數模轉換器將其轉換為階梯模擬電壓波形S(t)，最后由具有內插作用的低通濾波器LPF將其平滑為連續的正弦波形作為輸出。FTW和fc時(shí)鐘頻率共同決定了DDS輸出信號的頻率fo，它們之間關(guān)系滿(mǎn)足：

　　由上可知，DDS技術(shù)可以理解為數字信號處理中信號綜合的硬件實(shí)現問(wèn)題，即給定信號幅度、頻率、相位參數，產(chǎn)生所需要的信號波形。從系統的角度可以認為是給定輸入時(shí)鐘fc和頻率控制字FTW，輸出某一對應的正弦信號。另外，也可以認為DDS是一個(gè)可變的程序小數分頻器。

　　本文中的DDS芯片采用的是Analog Device公司生產(chǎn)的AD9852芯片，時(shí)鐘頻率最高可以達到300MHz，內部集成了12位DAC，相位累加器的位數為48位，并且具有FSK，PSK等數字調制功能。AD9852是具有高集成度的DDS芯片，內部結合有高速性能的DAC和一個(gè)比較器，構成了一個(gè)數字可編程的合成器。當給定一個(gè)精確的參考時(shí)鐘源時(shí)，AD9852就會(huì )產(chǎn)生一個(gè)高穩定度，頻率、相位及幅度均可編程的正弦波輸出。AD9852的頻率控制字達到48位，使其頻率分辨率可達1μHz。其相位截斷到17位，使得AD9852具有極好的自由雜散動(dòng)態(tài)范圍SFDR。AD9852還提供14位的數字控制的相位調制。其結構框圖如圖4所示。

　　整機上電復位后，為設置某一頻率值，需要將頻率控制字從高位至低位依次以并行方式寫(xiě)入AD9852的地址04h至地址09h，VreilogHDL程序代碼如下：

　　2．3 幅度控制設計

　　AD9852內嵌電流輸出型DAC，改變其輸出幅值有兩種方法：1)AD9852的輸出最大幅值由連接至56引腳的電阻Rset決定，最大滿(mǎn)擺幅輸出電流為20mA，電阻Rset與輸出電流Iout的關(guān)系為：Iout=39．9／Rset；2)AD9852的地址21h、22h為幅度控制寄存器，更改其控制字即可改變輸出信號幅值。

　　整機上電復位后，為設置某一幅值，需要將幅度控制字從高位至低位依次以并行方式寫(xiě)入AD9852的地址21h、22h，VreilogHDL程序代碼如下：

　　2．4 AM設計

　　基于2.3討論的幅度控制設計，加入外調制信號可進(jìn)一步實(shí)現AM調制，其中，外部調制信號的產(chǎn)生框圖如圖5所示：

　　圖5中，RAM存儲外調制信號波形，本文中需要存儲正弦波波形，由RAM和FPGA共同構建NCO。存儲的數值由上位機計算得出，并通過(guò)FPGA寫(xiě)入RAM中。RAM中的數據被FPGA讀出后，由數字乘法器對其進(jìn)行放大，乘系數因子由AM的調幅深度決定。向AD9852的地址21h、22h(幅度控制寄存器)寫(xiě)入外部調制信號所對應的波形數據，即可實(shí)現調制速率、調制深度均可控的AM調制。

　　2．5 波形輸出設計

　　AD9852所產(chǎn)生的信號直接由器件內部的余弦DAC輸出，內部不含低通濾波器，故要對其輸出信號進(jìn)行濾波處理。本文中，為了降低AD9852內部系統時(shí)鐘的干擾，采用了具有下降速度更快、且較窄過(guò)渡帶特性的7階橢圓濾波器。如圖6所示。

　　AD9852輸出信號的幅度范圍較小，需要根據實(shí)際應用情況進(jìn)行放大處理，本文采用運算放大器LM7171搭建負反饋放大電路。

　　3 結束語(yǔ)

　　本文介紹了基準源的設計方法，采用DDS技術(shù)，具有頻率分辨率高、相位連續、低相噪低雜散等優(yōu)點(diǎn)?；鶞试吹念l率、幅度均可控。同時(shí)，論述了AM的實(shí)現方法，相對于傳統模擬方式的設計方法，更加輕便、小巧，且線(xiàn)性度良好，便于校準和批生產(chǎn)。該DDS已使用于便攜式信號源中，經(jīng)實(shí)測整機系統運行穩定，在總參某項目中得到實(shí)際應用，達到了預期的目標，具有推廣價(jià)值。