電源設計技巧：DDR內存電源

　　CMOS邏輯系統的功耗主要與時(shí)鐘頻率、系統內各柵極的輸入電容以及電源電壓有關(guān)。器件形體尺寸減小后，電源電壓也隨之降低，從而在柵極層大大降低功耗。這種低電壓器件擁有更低的功耗和更高的運行速度，允許系統時(shí)鐘頻率升高至千兆赫茲級別。在這些高時(shí)鐘頻率下，阻抗控制、正確的總線(xiàn)終止和最小交叉耦合，帶來(lái)高保真度的時(shí)鐘信號。傳統上，邏輯系統僅對一個(gè)時(shí)鐘沿的數據計時(shí)，而雙倍數據速率 （DDR） 內存同時(shí)對時(shí)鐘的前沿和下降沿計時(shí)。它使數據通過(guò)速度翻了一倍，且系統功耗增加極少。

　　高數據速率要求時(shí)鐘分配網(wǎng)絡(luò )設計要倍加小心，以此來(lái)最小化振鈴和反射效應，否則可能會(huì )導致對邏輯器件非有意計時(shí)。圖1顯示了兩種備選總線(xiàn)終止方案。第一種方案（A）中，總線(xiàn)終止電阻器放置于分配網(wǎng)絡(luò )的末端，并連接至接地。如果總線(xiàn)驅動(dòng)器處于低態(tài)下，電阻器的功耗便為零。在高態(tài)下時(shí)，電阻器功耗等于電源電壓（VDD）平方除以總線(xiàn)電阻（源阻抗加端接電阻）。平均功耗為電源電壓平方除以?xún)杀犊偩€(xiàn)電阻。

　　圖1 VTT 端接電壓降低一半端接功耗

　　第二種方案（B）中，端接電阻器連接至電源電壓 （VTT），電源電壓為VDD電壓的一半。電阻器功耗恒定，且與電源電壓無(wú)關(guān)，其等于 VTT（或（Vdd/2））平方除以端接電阻。相比第一種方法，這種方法產(chǎn)生的功耗僅為其1/2，但需要增加一個(gè)電源。同時(shí)，它對電源的要求有些特別。首先，其輸出需要為驅動(dòng)器電壓 （VDD）的一半；其次，它需要同時(shí)輸出電流和汲取電流。當驅動(dòng)器輸出電壓為低時(shí)，電流來(lái)自VTT電源。然而，當驅動(dòng)器為高電平時(shí)，電流流入電源。最后，電源還需要在系統數據變化時(shí)在各模式之間轉換，且必須提供低源阻抗，直到接近系統的時(shí)鐘速率。

　　根據端接電阻、時(shí)鐘頻率和系統電容，確定峰值功耗相對容易。估算平均功耗要更困難一點(diǎn)，它可以比1/10峰值功耗低好幾倍。由于系統為動(dòng)態(tài)且沒(méi)有真正固定不變的時(shí)鐘率，并非每個(gè)周期都對數據計時(shí)，而且會(huì )有一些三態(tài)的器件，因此您需要考慮所有這些因素。

　　平均電流是驗證系統測量的一個(gè)重要數值，因為它對確定正確的電源拓撲很重要。例如，您可能會(huì )在開(kāi)關(guān)式電源低功耗和線(xiàn)性穩壓器的低成本和小體積之間進(jìn)行權衡。表1顯示了開(kāi)關(guān)式電源和線(xiàn)性穩壓器在組件數目、面積要求、功耗和成本等方面的對比情況。該表適用于可輸出3安峰值電流的一些穩壓器。有趣的是，如果峰值電流一直存在的話(huà)，就很難處理高功耗。建立DC電流將有助于做出正確的選擇。很明顯，從各個(gè)方面來(lái)看，線(xiàn)性穩壓器都是更佳的選擇。

　　表1 線(xiàn)性方法體積更小、成本更低但不如開(kāi)關(guān)式電源高效。

　　DDR電源面臨的一個(gè)巨大挑戰是在高瞬態(tài)負載極端情況下如何控制輸出電壓。如表1所示，線(xiàn)性方法擁有比開(kāi)關(guān)方法更寬的控制帶寬。因此，它使用更小的電容器來(lái)控制輸出阻抗。例如，3安負載下要將輸出控制在40mV以?xún)?，交叉頻率的輸出阻抗需要小于0.013 Ohms，相當于約10 uF電容。50kHz下線(xiàn)性控制環(huán)路關(guān)閉的開(kāi)關(guān)式電源使用200uF的電容，從而帶來(lái)更多的成本和電路板面積。

　　總之，DDR內存通過(guò)同時(shí)對時(shí)鐘兩個(gè)沿的數據計時(shí)提高了系統速度，帶來(lái)更高的數據傳輸速度。由于是高頻運行，要求使用端接電阻器來(lái)降低電壓反射。通過(guò)將一端同一半電源電壓的電壓連接，可以最小化端接的損耗。這種電源需要能夠輸出或者汲取電流，同時(shí)還必須具有高交叉頻率，來(lái)最小化電容器要求。如果升高的功耗在可接受范圍以?xún)?，則端接電源的線(xiàn)性穩壓器方法可以節省成本和減小體積。