一種基于動(dòng)態(tài)閾值NMOS的1．2V CMOS動(dòng)態(tài)閾值模擬乘法器
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技術(shù)方案與實(shí)用技巧
采用動(dòng)態(tài)閾值NMOS晶體管作為兩路輸入信號的輸入晶體管，節省了輸入晶體管和偏置晶體管的數目，實(shí)現了低壓低功耗的目的。文中首先對動(dòng)態(tài)閾值NMOS晶體管的特性進(jìn)行了系統分析，包括跨導、頻率特性等，再提出了一種基于動(dòng)態(tài)閾值NMOS晶體管的1．2 V CMOS模擬乘法器，并進(jìn)行了性能分析，采用Hspice進(jìn)行了各種參數的仿真，對仿真結果進(jìn)行了比較分析和討論。
1 動(dòng)態(tài)閾值NMOS晶體管
所提出的動(dòng)態(tài)閾值NMOS晶體管的工藝基礎是傳統標準雙阱CMOS工藝或P阱CMOS工藝，其特點(diǎn)是兩個(gè)輸入信號同時(shí)加到NMOS的柵極(G)和襯底(B)端，即輸入電壓為VGS和VBS，不需要引入特殊的工藝步驟。當NMOS的VBS=0時(shí)，就是常用的準恒定閾值電壓增強型NMOS晶體管，如果VGS和VBS同時(shí)在變化，而VBS的變化直接會(huì )影響VTH(N)變化。式(1)是當VGS一定時(shí)，NMOS閾值電壓VTH(N)與VBS的關(guān)系，表明當VBS增大時(shí)，VTH(N)會(huì )隨之減小，所以動(dòng)態(tài)閾值是實(shí)現CMOS模擬電路低壓化的理想技術(shù)之一。
其中，VTH0(N)是VBS=0時(shí)的NMOS閾值電壓，φF為表面電動(dòng)勢，γ為體效應因子。
當動(dòng)態(tài)閾值NMOS晶體管滿(mǎn)足VDS≥VGS-VTH(N)時(shí)，即晶體管工作在飽和區，IDS與VGS、VBS之間的關(guān)系如式(2)所示。
基于CSMC 0．6 μm DPDM CMOS工藝的BSIM3V3 Spice模型，采用Hspice進(jìn)行仿真，以驗證動(dòng)態(tài)閾值NMOS晶體管的V-I特性。圖1為不同VBS條件下的VDS～IDS關(guān)系曲線(xiàn)VGS=1．2 V，自下而上5條曲線(xiàn)所對應的VBS分別為0 V、0．3 V、0．6 V、0．9 V和1．2 V，表明在相同VDS條件下IDS隨著(zhù)VBS的不斷增大而增大。圖2為不同VGS條件下的VBS～IDS關(guān)系曲線(xiàn)VDS=1．2 V，自下而上7條曲線(xiàn)所對應的VGS分別為0 V、0．2 V、0．4 V、0．6 V、0．8 V、1．0 V和1．2 V，其中VGS為0 V、0．2 V、0．4 V的3條曲線(xiàn)由于IDS數值太小，已與橫坐標幾乎重合，圖2表明在相同VBS條件下IDS隨著(zhù)VGS的不斷增大而增大。
將式(2)分別對VBS和VGS求偏導，即可以得到
由于體效應因子γ的值較小，所以gmbsgm，但VBS的增加，則可以增加gmbs。
當VBS=VGS時(shí)，也就是NMOS晶體管的柵極和襯底端短接在一起，同時(shí)作為同一個(gè)信號的輸入端，此時(shí)對VBS求偏導，即可以得到
所以動(dòng)態(tài)閾值NMOS晶體管的跨導是隨著(zhù)VBS和VGS的變化而變化的，數值要gm且>gmbs。
當動(dòng)態(tài)閾值NMOS的VGS固定時(shí)，則可以看作襯底驅動(dòng)NMOS，其特征頻率為
其中，η=gmbs／gm，VBS=0時(shí)的典型值為0．2～0．4，Cb,是P阱與源端間的電容，而Cbsub是P阱與N襯底間的電容。在3 μm CMOS工藝下，當襯底驅動(dòng)MOSFET工作于飽和區時(shí)，式(5)可近似為
隨著(zhù)CMOS工藝的發(fā)展，如果Gox增加S倍，而Cbsub只增加了S1/2倍，阱和襯底的摻雜濃度提高了S倍，則式(6)變?yōu)?BR> 
在標準深亞微米CMOS工藝中，襯底驅動(dòng)NMOS的截止頻率也不會(huì )比柵驅動(dòng)NMOS的截止頻率小很多，而動(dòng)態(tài)閾值NMOS的截止頻率則在襯底驅動(dòng)NMOS的截止頻率和柵驅動(dòng)NMOS的截止頻率之間，所以動(dòng)態(tài)閾值NMOS不會(huì )犧牲太多的頻率特性。
柵驅動(dòng)NMOS與動(dòng)態(tài)閾值NMOS的溝道噪聲電流相似，如果把溝道噪聲電流歸因于輸入，則動(dòng)態(tài)閾值和柵驅動(dòng)下的增益因子有所不同。同時(shí)，動(dòng)態(tài)閾值NMOS的阱電阻也會(huì )造成額外的熱噪聲。動(dòng)態(tài)閾值NMOS的均方根噪聲電壓為
其中，N為交叉NMOS結構中柵的個(gè)數；Rgi為第i個(gè)柵溝道的有效串聯(lián)阱電阻；Rgi為第i個(gè)柵的柵與金屬間電阻。
式(8)中前兩項為動(dòng)態(tài)閾值NMOS由襯底端引起的白噪聲和閃爍噪聲，后兩項描述了由阱與金屬間、柵與金屬間電阻所引起的白噪聲。由于后兩項有N-2系數，因此可以利用交叉CMOS結構即一個(gè)MOSFET采用多個(gè)柵來(lái)降低柵電阻所產(chǎn)生的噪聲影響。為將襯底端所引起的噪聲最小化，動(dòng)態(tài)閾值NMOS的版圖應該多用阱接觸，而且接觸應該盡量接近每個(gè)柵，以最小化襯底端電阻的噪聲影響。
2 低壓低功耗CMOS模擬乘法器
基于提出的動(dòng)態(tài)閾值NMOS晶體管，對傳統的Gilbert CMOS模擬乘法器進(jìn)行了改進(jìn)，提出如圖3所示的低壓低功耗CMOS模擬乘法器電路，其中負載電阻ReqA和ReqB是采用PMOS有源電阻實(shí)現，其電阻值約為200～100 000 Ω，主要考慮兩個(gè)負載電阻的匹配性，文中等效電阻值約為50 kΩ。4個(gè)動(dòng)態(tài)閾值NMOS晶體管M1～M4為模擬乘法器的核心部分，兩路差分輸入信號VinA和VinB的同相、反相信號分別從4個(gè)動(dòng)態(tài)閾值NMOS的柵極和襯底端輸入，即M1，和M4的柵極作為VinA+的輸入端，M1和M2的襯底端則作為VinB+輸入端，M2和M3的柵極作為VinA-的輸入端，M3和M4的襯底端作為VinB-的輸入端。采用動(dòng)態(tài)閾值NMOS的最大優(yōu)勢是大大減小了傳統模擬乘法器的晶體管個(gè)數，與傳統的Gilbert模擬乘法器比較，晶體管個(gè)數有傳統的7個(gè)NMOS晶體管減少為4個(gè)NMOS，從電源到地電壓之間的飽和NMOS由傳統3個(gè)Gilbert模擬乘法器的減少為1個(gè)，從而大大降低對電源電壓的要求，并實(shí)現低功耗。
由于動(dòng)態(tài)閾值NMOS晶體管M1～M4均滿(mǎn)足VDS≥VGS-VTH(N)，即M1～M4均工作在飽和區，但是必須考慮gmbs的影響。圖3所示的低壓低功耗CMOS模擬乘法器的等效小信號等效電路如圖4所示，條件是柵驅動(dòng)信號VinA+和VinA-是暫時(shí)固定的，其中只表示了M1和M2晶體管，此時(shí)動(dòng)態(tài)閾值NMOS的跨導為gmbs，而實(shí)際的動(dòng)態(tài)閾值NMOS會(huì )>gmbs。由圖4，也可以直接獲得M3和M4的小信號等效電路。聯(lián)立M1～M4的等效電路可知，文中低壓CMOS模擬乘法器的最小轉換增益如式(9)所示，即實(shí)際轉換增益大于式(9)。由圖4所示的小信號等效電路，文中低壓CMOS模擬乘法器的最小頻帶寬度如式(5)所示。
3 設計結果與討論
基于CSMC 0．6 μm DPDM CMOS工藝的BSIM3V3 Spice模型，采用Hspice對圖3所示的低壓CMOS模擬乘法器進(jìn)行了仿真。圖5為1．2 V電源電壓條件下的模擬乘法器的時(shí)域特性，輸入信號VinA的頻率為5 MHz，信號峰峰值為1．0 V，而輸入信號VinB的頻率為100 MHz，信號峰峰值為0.5 V，輸出信號Vout的峰峰值為0．35 V。為分析輸出信號Vout的諧波特性，直接對圖5中的Vout曲線(xiàn)直接進(jìn)行快速傅里葉變換，獲得如圖6所示的諧波特性曲線(xiàn)，一次諧波和三次諧波的差值為40 dB，表明了低壓CMOS模擬乘法器具有優(yōu)秀的線(xiàn)性度。圖7為低壓CMOS模擬乘法器的頻率特性，輸出信號的頻帶寬度為375 MHz，如果用于RF混頻器，則IF帶寬為375 MHz。1．2 V CMOS模擬乘法器的平均電源電流約30 μA，即動(dòng)態(tài)功耗約為36 μW，證實(shí)了低功耗特性。
文獻基于0．35μm CMOS工藝，提出一種1．5 V CMOS模擬乘法器，輸出信號帶寬為719 MHz，動(dòng)態(tài)功耗為47μW，即電源電流約為31μA，晶
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