專(zhuān)家關(guān)于高速線(xiàn)路的布線(xiàn)問(wèn)題解答

專(zhuān)家關(guān)于高速線(xiàn)路的布線(xiàn)問(wèn)題解答
1。 如何處理實(shí)際布線(xiàn)中的一些理論沖突的問(wèn)題
　問(wèn)：在實(shí)際布線(xiàn)中，很多理論是相互沖突的；例如： 1。處理多個(gè)模/數地的接法：理論上是應該相互隔離的，但在實(shí)際的小型化、高密度布線(xiàn)中，由于空間的局限或者絕對的隔離會(huì )導致小信號模擬地走線(xiàn)過(guò)長(cháng)，很難實(shí)現理論的接法。我的做法是：將模/數功能模塊的地分割成一個(gè)完整的孤島，該功能模塊的模/數地都連接在這一個(gè)孤島上。再通過(guò)溝道讓孤島和“大”地連接。不知這種做法是否正確？ 2。理論上晶振與CPU的連線(xiàn)應該盡量短，由于結構布局的原因，晶振與CPU的連線(xiàn)比較長(cháng)、比較細，因此受到了干擾，工作不穩定，這時(shí)如何從布線(xiàn)解決這個(gè)問(wèn)題？諸如此類(lèi)的問(wèn)題還有很多，尤其是高速PCB布線(xiàn)中考慮EMC、EMI問(wèn)題，有很多沖突，很是頭痛，請問(wèn)如何解決這些沖突？多謝！
答：1. 基本上, 將模/數地分割隔離是對的。 要注意的是信號走線(xiàn)盡量不要跨過(guò)有分割的　地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大?！?. 晶振是模擬的正反饋振蕩電路, 要有穩定的振蕩信號, 必須滿(mǎn)足loop gain與phase的規范, 而這模擬信號的振蕩規范很容易受到干擾, 即使加ground guard traces可能也無(wú)法完全隔離干擾。 而且離的太遠, 地平面上的噪聲也會(huì )影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的距離進(jìn)可能靠近。 3. 確實(shí)高速布線(xiàn)與EMI的要求有很多沖突。 但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號的一些電氣特性不符合規范。 所以, 最好先用安排走線(xiàn)和PCB疊層的技巧來(lái)解決或減少EMI的問(wèn)題, 如高速信號走內層。 最后才用電阻電容或ferrite bead的方式, 以降低對信號的傷害。
2。在高速設計中，如何解決信號的完整性問(wèn)題？差分布線(xiàn)方式是如何實(shí)現的？對于只有一個(gè)輸出端的時(shí)鐘信號線(xiàn)，如何實(shí)現差分布線(xiàn)？
　答：信號完整性基本上是阻抗匹配的問(wèn)題。而影響阻抗匹配的因素有信號源的架構和輸出阻抗(output impedance)，走線(xiàn)的特性阻抗，負載端的特性，走線(xiàn)的拓樸(topology)架構等。解決的方式是靠端接(termination)與調整走線(xiàn)的拓樸。 差分對的布線(xiàn)有兩點(diǎn)要注意，一是兩條線(xiàn)的長(cháng)度要盡量一樣長(cháng)，另一是兩線(xiàn)的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線(xiàn)走在同一走線(xiàn)層(side-by-side)，一為兩條線(xiàn)走在上下相鄰兩層(over-under)。一般以前者side-by-side實(shí)現的方式較多。 要用差分布線(xiàn)一定是信號源和接收端也都是差分信號才有意義。所以對只有一個(gè)輸出端的時(shí)鐘信號是無(wú)法使用差分布線(xiàn)的?！?/P>

3。 關(guān)于高速差分信號布線(xiàn)
　問(wèn)：在pcb上靠近平行走高速差分信號線(xiàn)對的時(shí)候，在阻抗匹配的情況下，由于兩線(xiàn)的相互耦合，會(huì )帶來(lái)很多好處。但是有觀(guān)點(diǎn)認為這樣會(huì )增大信號的衰減，影響傳輸距離。是不是這樣，為什么？我在一些大公司的評估板上看到高速布線(xiàn)有的盡量靠近且平行，而有的卻有意的使兩線(xiàn)距離忽遠忽近，我不懂那一種效果更好。我的信號1GHz以上，阻抗為50歐姆。在用軟件計算時(shí)，差分線(xiàn)對也是以50歐姆來(lái)計算嗎？還是以100歐姆來(lái)算？接收端差分線(xiàn)對之間可否加一匹配電阻？謝謝！
答：會(huì )使高頻信號能量衰減的原因一是導體本身的電阻特性(conductor loss), 包括集膚效應(skin effect), 另一是介電物質(zhì)的dielectric loss。 這兩種因子在電磁理論分析傳輸線(xiàn)效應(transmission line effect)時(shí), 可看出他們對信號衰減的影響程度。 差分線(xiàn)的耦合是會(huì )影響各自的特性阻抗, 變的較小, 根據分壓原理(voltage divider)這會(huì )使信號源送到線(xiàn)上的電壓小一點(diǎn)。 至于, 因耦合而使信號衰減的理論分析我并沒(méi)有看過(guò), 所以我無(wú)法評論。 對差分對的布線(xiàn)方式應該要適當的靠近且平行。 所謂適當的靠近是因為這間距會(huì )影響到差分阻抗(differential impedance)的值, 此值是設計差分對的重要參數。 需要平行也是因為要保持差分阻抗的一致性。 若兩線(xiàn)忽遠忽近, 差分阻抗就會(huì )不一致, 就會(huì )影響信號完整性(signal integrity)及時(shí)間延遲(timing delay)。 差分阻抗的計算是 2(Z11 - Z12), 其中, Z11是走線(xiàn)本身的特性阻抗, Z12是兩條差分線(xiàn)間因為耦合而產(chǎn)生的阻抗, 與線(xiàn)距有關(guān)。 所以, 要設計差分阻抗為100歐姆時(shí), 走線(xiàn)本身的特性阻抗一定要稍大于50歐姆。 至于要大多少, 可用仿真軟件算出來(lái)。
4。問(wèn)：?jiǎn)?wèn)：要提高抗干擾性，除了模擬地和數字地分開(kāi)只在電源一點(diǎn)連接，加粗地線(xiàn)和電源線(xiàn)外，希望專(zhuān)家給一些好的意見(jiàn)和建議！
答：除了地要分開(kāi)隔離外, 也要注意模擬電路部分的電源, 如果跟數字電路共享電源, 最好要加濾波線(xiàn)路。 另外, 數字信號和模擬信號不要有交錯, 尤其不要跨過(guò)分割地的地方(moat)。

5。 關(guān)于高速PCB設計中信號層空白區域敷銅接地問(wèn)題
問(wèn)：在高速PCB設計中，信號層的空白區域可以敷銅，那么多個(gè)信號層的敷銅是都接地好呢， 還是一半接地，一半接電源好呢？
答：般在空白區域的敷銅絕大部分情況是接地。 只是在高速信號線(xiàn)旁敷銅時(shí)要注意敷銅與信號線(xiàn)的距離， 因為所敷的銅會(huì )降低一點(diǎn)走線(xiàn)的特性阻抗。 也要注意不要影響到它層的特　性阻抗， 例如在dual stripline的結構時(shí)。
6。 高速信號線(xiàn)的匹配問(wèn)題
問(wèn)：在高速板(如p4的主板)layour，為什么要求高速信號線(xiàn)(如cpu數據，地址信號線(xiàn)）要匹配? 如果不匹配會(huì )帶來(lái)什么隱患？其匹配的長(cháng)度范圍（既信號線(xiàn)的時(shí)滯差）是由什么因素決定的，怎樣計算？
答：　要求走線(xiàn)特性阻抗匹配的主要原因是要避免高速傳輸線(xiàn)效應(transmission line effect)所引起的反射(reflection)影響到信號完整性(signal integrity)和延遲時(shí)間(flight time)。也就是說(shuō)如果不匹配，則信號會(huì )被反射影響其質(zhì)量。 所有走線(xiàn)的長(cháng)度范圍都是根據時(shí)序(timing)的要求所訂出來(lái)的。影響信號延遲時(shí)間的因素很多，走線(xiàn)長(cháng)度只是其一。P4要求某些信號線(xiàn)長(cháng)度要在某個(gè)范圍就是根據該信號所用的傳輸模式(common clock或source synchronous)下算得的timing margin，分配一部份給走線(xiàn)長(cháng)度的允許誤差。 至于， 上述兩種模式時(shí)序的計算， 限于時(shí)間與篇幅不方便在此詳述， 請到下列網(wǎng)址http://developer.intel.com/design/Pentium4/guides 下載"Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide"。 其中 "Methodology for Determining Topology and Routing Guideline"章節內有詳述。