時(shí)域反射儀的硬件設計與實(shí)現----關(guān)鍵電路設計(二）

電路模擬通道有許多控制電路，基本上都可以通過(guò)FPGA來(lái)完成，比如衰減倍數控制、交直流禍合，接地控制、使能控制、通道較準控制等，這些都可以通過(guò)常規的高低電平來(lái)完成?？紤]到前端電路需要的控制信號線(xiàn)較多，如果直接由FPGA來(lái)控制，必定會(huì )占用較多的I/O口，同時(shí)從布線(xiàn)的角度來(lái)考慮的話(huà)，大量的連線(xiàn)從后端連接到前端，必定會(huì )使用較多的板上面積，給整體布線(xiàn)帶來(lái)許多麻煩。為此本設計摒棄了直接控制方式，而采用間接控制，所有的控制任務(wù)只需要三條控制線(xiàn)和一個(gè)或多個(gè)串并轉換器CD4094就可以完成。

該串并轉換器有四個(gè)輸入端，八個(gè)并行輸出端和一對互補的串行輸出端。四的輸入端中包括：串行數據輸入、時(shí)鐘信號輸入、選通控制、使能輸出控制。串并轉換器內部主要由三大部分組成：移位寄存器、數據鎖存(選通)器和三態(tài)緩沖器。時(shí)鐘信號將串行數據以先后的順序存到移位寄存器，每一個(gè)時(shí)鐘對應一位數據，選通控制端則控制是否將舊數據用新數據代替，如果選通控制器一直處于低電平，則并行輸出端的數據還是上一次的數據，如果選通控制在新數據到來(lái)之前已經(jīng)是高電平，則如果使能輸出為高，從并行輸出端的數據隨著(zhù)時(shí)鐘到來(lái)依次得到更新。如果是經(jīng)過(guò)八個(gè)串行時(shí)鐘以后，選通控制信號由低到高的變化，則并行數據端的八位輸出數據同時(shí)得到更新。串并轉換器的兩個(gè)串行輸出端口可以用來(lái)對數據位數的擴展，即實(shí)現多個(gè)串并轉換器的級聯(lián)。

在FPGA內部同樣存在一個(gè)并轉串的模塊，它將從ARM送過(guò)來(lái)的通道所需要的并行控制型信號轉換成對應的串行信號，轉換模塊通過(guò)verilog HDL(硬件描述語(yǔ)言)來(lái)實(shí)現。該模塊結構和仿真時(shí)序圖，如圖4-21和4-22所示。

從時(shí)序圖可以看到當W嘆仃E信號產(chǎn)生一個(gè)上升沿以后，16位的并行數據隨著(zhù)時(shí)鐘的增加，依次從最高位開(kāi)始串行輸出，當最低位輸出以后STROBE在最后一位數據產(chǎn)生半個(gè)時(shí)鐘周期以后產(chǎn)生一個(gè)上升沿，該上升沿可以用來(lái)控制在通道中的串并轉換器的選通控制引腳，使級聯(lián)的兩個(gè)串并轉換器的并行輸出端同時(shí)得

到更新。CLK_SER輸出用來(lái)為串并轉換器提供所必須的時(shí)鐘信號。

在最初的設計當中，考慮到數字電路的設計簡(jiǎn)單和方便，對通道的控制信號的寫(xiě)入采用的是循環(huán)寫(xiě)的方式，即寫(xiě)完一次以后緊接著(zhù)寫(xiě)第二次，無(wú)論數據是否更新，CD4094一直都有數據寫(xiě)入。后來(lái)發(fā)現通過(guò)這種方式對通道進(jìn)行控制，導致了一些不必要的麻煩。首先是控制信號很多都與被測信號有一定的聯(lián)系，如果不停的循環(huán)寫(xiě)，則把噪聲信號引入到了被測信號上。另外對通道上的控制信號的修改次數相對于循環(huán)寫(xiě)的次數來(lái)說(shuō)，修改的次數遠遠小于寫(xiě)的次數，也就是說(shuō)很多次的寫(xiě)操作都是沒(méi)有任何意義。為此將對通道上的控制信號的寫(xiě)入采用由ARM來(lái)控制，即在A(yíng)RM讀取一次FPGA內部RAM中的數據并顯示完以后，就進(jìn)行一次對通道控制的寫(xiě)操作，只需要在圖4-21中的WRITE端產(chǎn)生一個(gè)上升沿即可。這樣即消除了噪聲的引入，同時(shí)也保證了數據的更新。