時(shí)域反射儀的硬件設計與實(shí)現----關(guān)鍵電路設計（三）

在時(shí)域反射測量中，在高速時(shí)基情況下，如100ns/div--5ns/div之間，屏幕上的一列對應了ADC單次采樣采集到的數據，即點(diǎn)對點(diǎn)形式，此時(shí)ADC也處于最高速采樣狀態(tài)下(250MSPS)，當時(shí)基為20ns/div時(shí)，采樣率仍保持在250MSPS，此時(shí)屏幕上的單個(gè)像素點(diǎn)對應的時(shí)間間隔為5ns，對應了兩次采樣時(shí)鐘，即兩個(gè)數據確定了屏幕上的一列圖形，如果這兩個(gè)數據相同，則對應屏幕上的一點(diǎn)，如果不同，則對應屏幕上同一列的上下兩個(gè)或是連成一小段的像素點(diǎn)。當時(shí)基為500ns/div，如果采樣率仍為250MSPS，則單個(gè)像素點(diǎn)的時(shí)間(20ns)對應5次采樣的數據，如果采樣率為200MSPS，則單個(gè)像素點(diǎn)的時(shí)間(20ns)對應4次采樣的數據。又因為為了降低功耗的目的，在1us/div以后都采用了100MSPS，單個(gè)像素點(diǎn)的時(shí)間(20ns)對應了以4為倍數的采樣數據。為此在500ns/div時(shí)也采用200MsPs，這樣在進(jìn)行峰值檢測的時(shí)候可以一次將4個(gè)數據送到高速比較模塊做流水線(xiàn)比較，并在規定時(shí)間周期內找到最大值和最小值。4個(gè)高速數據的峰值比較電路設計流程如圖4-27所示。

在FPGA內部，峰值檢測模塊電路由于采用了流水線(xiàn)的模式，因此用了較多的8位并行D觸發(fā)器、8位比較器和8位兩路選擇器來(lái)實(shí)現。雖然占用了一定的FPGA的內部邏輯單元(LB)，但卻保證了大量數據的高速連續處理，且不丟失有用的數據，唯一的缺點(diǎn)就是實(shí)時(shí)性不強，即4個(gè)數據的比較需要經(jīng)過(guò)好幾次時(shí)鐘(每個(gè)時(shí)鐘為周期為4*4ns)以后才能找到最大值和最小值，即有一定的延時(shí)性，但并不影響波形的正常顯示。因此這種流水線(xiàn)的操作方式實(shí)際上是一種利用空間換取時(shí)間的方式。整體設計模塊如圖4-28所示。

在峰值檢測模塊當中，輸入端有兩個(gè)控制輸入，CLK_NUM和OVER_4.OVER_4表示峰值檢測在單位時(shí)間內總共多少個(gè)數據進(jìn)行比較，因為在時(shí)基為500ns/div和1us/div下，一次只進(jìn)行4個(gè)數據的比較，就要輸出最大和最小值，而在Zu叮div以后都是要進(jìn)行大于4個(gè)，且以4為倍數的數據的比較，而模塊單次只能比較4個(gè)數據，因此用OVER4來(lái)控制總共比較的數據是否大于4，大于4則OVER_4為1，反之為O。CLK_NUM用來(lái)控制單位時(shí)間間隔內到底有多少個(gè)數據進(jìn)行比較，如果CLK-少舊M的周期為16ns，則只有4個(gè)數據比較，此時(shí)OVER_4也為0，當CLK_NUM的周期為16ns的倍數后，則會(huì )有4的倍數個(gè)數據進(jìn)行比較。

實(shí)際上CLK-少舊M的周期與時(shí)基是相聯(lián)系的，如時(shí)基為500ns/div，則CLK_NUM的周期為20ns，又因為此時(shí)的采樣率為20OMSPS，所以只有4個(gè)數據比較，當時(shí)基為1us/div，CLK_NUM的周期為40ns，采樣率為100MSPS，所以同樣只有4個(gè)數據比較，而當時(shí)基為2us/div，CLK_NUM的周期為80ns，采樣率為100MSPs，就會(huì )有8個(gè)數據進(jìn)行比較，而在比較的過(guò)程當中，先進(jìn)去的4個(gè)數據會(huì )比較出一個(gè)大值和小值，這兩個(gè)數據被默認為最大值和最小值暫時(shí)保留下來(lái)，直到與后進(jìn)來(lái)的4的數據比較出的大值和小值繼續做比較，最終確定最大值和最小值。表4-3給出了在不同時(shí)基情況下起用峰值檢測模塊控制信息相關(guān)對照表