以FPGA為橋梁的FIFO設計方案及其應用

　　在該設計中，攝像頭采用640×480的屏幕分辨率，圖像深度為8，每秒為25幀，圖像數據量的大小為圖像中像素總數與圖像深度的乘積，由此可以得出每幀圖像的大小為2．457 Mb，每秒鐘視頻產(chǎn)生數據的大小為61．44 Mb。因為系統向SDRAM控制器寫(xiě)入和讀出數據的速度比較低，約為62 MHz，FPGA的外接晶振CLK為27 MHz，FPGA和SDRAM的工作時(shí)鐘由鎖相環(huán)4倍頻后生成，即為108 MHz，所以SDRAM控制器向SDRAM寫(xiě)入和讀出數據的速率為108 MHz，因此二者屬于不同的時(shí)鐘域，需要用緩沖器作為輸入和輸出的緩存。

　　SDRAM控制器的模塊結構如圖2所示，其中SDRAM控制器內部包括：初始化模塊、模式寄存器、控制模塊和狀態(tài)機。SDRAM的接口設計是極其關(guān)鍵的，可根據SDRAM內部操作狀態(tài)之間的聯(lián)系，通過(guò)狀態(tài)機來(lái)實(shí)現接口設計。初始化模塊負責SDRAM的初始化，在上電和時(shí)鐘穩定后等待100 ms，至少執行一條空操作，然后對所有頁(yè)執行預充電操作，使所有頁(yè)處于空閑狀態(tài)，接著(zhù)向各頁(yè)發(fā)出兩條刷新操作指令，最后發(fā)出一個(gè)模式寄存器裝載命令，使SDRAM有確定的狀態(tài)進(jìn)行讀寫(xiě)操作。模式寄存器可根據要求對SDRAM的突發(fā)長(cháng)度、突發(fā)類(lèi)型、CAS延時(shí)的時(shí)鐘數、運行模式和寫(xiě)突發(fā)模式進(jìn)行設置，確定SDRAM在讀寫(xiě)操作時(shí)的工作狀態(tài)。模式寄存器M0～M2用于規定突發(fā)長(cháng)度，可以為1，2，4，8。M3用于規定突發(fā)類(lèi)型，當M3=0時(shí)，突發(fā)類(lèi)型是連續的；當M3=1時(shí)，突發(fā)類(lèi)型是交錯的。M4～M6用于規定CAS延遲的時(shí)鐘周期數，可以分為1，2，3。M7，M8用于規定運行模式。M9用于規定寫(xiě)突發(fā)模式，當M9=0時(shí)，按實(shí)際編程的突發(fā)長(cháng)度存??；當M9=1時(shí)，按單個(gè)存取單元寫(xiě)入，但可按實(shí)際編程的突發(fā)長(cháng)度讀出。

　　狀態(tài)機是SDRAM控制器的核心控制模塊，其作用主要有兩個(gè)方面：其一是對各模塊發(fā)出的操作請求進(jìn)行仲裁，在適當的時(shí)刻作出反映，發(fā)出對SDRAM適當的控制命令；其二是協(xié)調各模塊之間的時(shí)序關(guān)系，滿(mǎn)足對SDRAM讀寫(xiě)所必需的時(shí)序要求。狀態(tài)機的狀態(tài)轉移如圖3所示。