復雜可編程邏輯器件在通信數據傳輸中的應用

　　1 概述

　　隨著(zhù)大規模集成電路和單片機的迅速發(fā)展，復雜可編程邏輯器件（CPLD）具有使用靈活、可靠性高、功能強大的優(yōu)點(diǎn)，在電子產(chǎn)品設計中得到了廣泛的應用。CPLD 可實(shí)現在系統編程，重復多次，而且還兼容IEEE1149.1(JTAG)標準的測試激勵端和邊界掃描能力，使用CPLD 器件進(jìn)行開(kāi)發(fā)，不僅可以提高系統的集成化程度、可靠性和可擴充性，而且大大縮短產(chǎn)品的設計周期。由于CPLD 采用連續連接結構，易于預測延時(shí)，從而使電路仿真更加準確。CPLD 是標準的大規模集成電路產(chǎn)品，可用于各種數字邏輯系統的設計。近年來(lái)，隨著(zhù)采用先進(jìn)的集成工藝和大批量生產(chǎn)，CPLD 器件成本不斷下降，集成密度、速度和性能都大幅度提高，這樣一個(gè)芯片就可以實(shí)現一個(gè)復雜的數字電路系統；再加上使用方便的開(kāi)發(fā)工具，給設計修改帶來(lái)很大方便。

　　實(shí)驗室設計開(kāi)發(fā)了一款無(wú)線(xiàn)數據接收平臺，上下行速率可以達到1Mbps。射頻部分采用了Maxim 的射頻套片，基帶部分采用了OMAP 平臺，基帶射頻接口采用了ADI 公司的混合信號前端（MxFE?）基帶傳輸芯片AD9861，系統的邏輯控制和數據的緩沖采用了ALTERA 的CPLD EPM240GT100C3。

　　2 EPM240GT100C3 實(shí)現的功能與總體要求

　　EPM240GT100C3要完成AD9861的時(shí)序控制、AD9861和OMAP之間的數據緩存以及提供網(wǎng)口芯片LAN91C93所需的控制信號。在這幾項功能中，最主要的是數據緩存功能。要想正確地實(shí)現緩存功能，就必須要求緩存的收發(fā)I、Q數據不丟失，不顛倒，不錯相，同時(shí)保證數據的先寫(xiě)后讀。按照這樣的思想，再結合兩邊的接口時(shí)序正確地配置讀寫(xiě)地址、讀寫(xiě)時(shí)鐘，就可以完成所需功能。

　　3 CPLD 程序的詳細設計

　　CPLD的主要功能是完成數據緩存和一些時(shí)鐘控制信號的產(chǎn)生。其功能框圖如圖1所示，主要包括雙口RAM存儲體單元，時(shí)鐘和控制信號產(chǎn)生單元，OMAP側地址發(fā)生單元，AD9861側地址發(fā)生單元。

圖1 CPLD 功能框圖

　　3.1 雙口RAM 的設計方法

　　因為OMAP和AD9861兩邊都有讀寫(xiě)操作，于是選擇了雙口RAM（DPRAM）作為數據的緩存。由于CPLD內部的邏輯資源和布線(xiàn)資源有限，并且沒(méi)有獨立的DPRAM區，只能用DFF來(lái)完成緩存功能，這就限制了DPRAM的大小。因為系統要求每個(gè)DMA中斷讀寫(xiě)8個(gè)數據，為了減小讀寫(xiě)沖突的可能性，同時(shí)盡量地降低FF資源的利用，最終采用了相當于兩個(gè)8×8大小乒乓緩沖的16×8雙口RAM緩沖區。DPRAM的外部接口如圖2所示：

圖2 DPRAM 的外部接口

　　其中dina和douta接OMAP的數據線(xiàn)，dinb和doutb接AD9861的數據線(xiàn)，addra和addrb為內部產(chǎn)生的讀寫(xiě)地址。Wr_rd_en控制讀寫(xiě)的方向，和TX_RX相連，即當Wr_rd_en＝’1’時(shí)，為發(fā)射，數據由OMAP寫(xiě)入，AD讀出，數據流向從dina－>doub; 當Wr_rd_en＝’0’時(shí)，為接收，數據由AD端寫(xiě)入，AD讀出，數據流向從dinb－>doua;wrclk在四種時(shí)鐘之間切換，分別為3.2768M，6.4M，75M，84M，由TX_RX和V_D_SEL信號的高低來(lái)控制。為了降低布線(xiàn)資源的使用，讀數時(shí)沒(méi)有用讀時(shí)鐘，而是直接把addra和addrb地址上的數據輸出，因為addra和addrb本來(lái)就是與讀寫(xiě)時(shí)鐘同步的。