VHDL設計中信號與變量問(wèn)題的研究

　　在VHDL程序設計中，可以充分利用信號或變量的系統默認值，來(lái)靈活實(shí)現設計目標。本文從應用的角度舉例說(shuō)明了VHDL設計中信號與變量的區別，以及正確的使用方法，并介紹了為信號或變量賦予初始值的技巧。

　　概述

　　隨著(zhù)集成電路技術(shù)的發(fā)展，用傳統的方法進(jìn)行芯片或系統設計已不能滿(mǎn)足要求，迫切需要提高設計效率，因此能大大降低設計難度的VHDL設計方法被越來(lái)越廣泛地采用。用VHDL語(yǔ)言設計系統的主要方法是：設計者根據VHDL的語(yǔ)法規則，對系統目標的邏輯行為進(jìn)行描述，然后通過(guò)綜合工具進(jìn)行電路結構的綜合、編譯、優(yōu)化，通過(guò)仿真工具進(jìn)行邏輯功能仿真和系統時(shí)延的仿真，最后把設計的程序下載到芯片中，成功地實(shí)現系統功能。

　　在VHDL設計中，最常用的數據對象主要有三種：信號(signal)、變量(variable)和常數(constant)。信號是電子電路內部硬件連接的抽象。它除了沒(méi)有數據流動(dòng)方向說(shuō)明以外，其他性質(zhì)幾乎和“端口”一樣；信號是一個(gè)全局量，它可以用來(lái)進(jìn)行進(jìn)程之間的通信。變量只能在進(jìn)程語(yǔ)句、函數語(yǔ)句和過(guò)程語(yǔ)句結構中使用，是一個(gè)局部量。

　　在VHDL語(yǔ)言中，對信號賦值是按仿真時(shí)間進(jìn)行的，到了規定的仿真時(shí)間才進(jìn)行賦值，而變量的賦值是立即發(fā)生的。下面的例子是從賦初值的角度說(shuō)明信號與變量的這種區別的。

　　例如用VHDL語(yǔ)言實(shí)現初值為A的十六進(jìn)制的16個(gè)數的循環(huán)顯示。

　　對于如此的設計要求，如果用變量實(shí)現，則VHDL程序如下。