基于CPCI體系的高性能監測測向處理平臺研究

　　高速ADC是大功耗器件，通常更高的采樣率將消耗更多的功耗。在使用多ADC多通道的系統中，耗散問(wèn)題則更為嚴重。Linear推出低功耗14 bit、125MS/s ADC LTC2261，該器件功耗127 mW，用1.8 V低壓模擬電源工作，提供73.4 dB的信噪比和85 dB的無(wú)寄生動(dòng)態(tài)范圍。0.17 ps RMS的超低孔徑抖動(dòng)允許其以卓越噪聲性能進(jìn)行中頻欠采樣。創(chuàng )新性數字輸出可以設置為全速率CMOS、雙數據速率CMOS或雙數據速率LVDS。雙數據速率數字輸出允許數據在時(shí)鐘的上升沿和下降沿發(fā)送，從而將所需數據線(xiàn)數量減少了一半。另外，對高速信號進(jìn)行高分辨率的數字化處理需審慎設計時(shí)鐘電路，就LTC2261和LTC其他高速14 bit系列ADC所表現出的性能看，在高速采樣時(shí)，0.5 ps的抖動(dòng)就可對SNR產(chǎn)生明顯影響。由公式(1)可以看出，采樣速率越高、轉換位數越多，對A/D采樣時(shí)鐘的抖動(dòng)指標要求就越高。

　　就LTC2261來(lái)說(shuō)，10 ps的時(shí)鐘抖動(dòng)將在輸入頻率為1 MHz時(shí)產(chǎn)生0.8 dB的SNR損耗。而在輸入頻率為120 MHz時(shí)，SNR將被降低至41.1 dB。這給高精度時(shí)鐘電路設計帶來(lái)了挑戰，通常只有選擇昂貴的高性能壓控晶體振蕩器才能保證應有的性能。而美國國家半導體公司提供的超低噪聲時(shí)鐘抖動(dòng)濾波器LMK04000系列提供了另外一種低成本的選擇。該濾波器采用簡(jiǎn)潔的外置晶體及級聯(lián)PLLatinum架構，12 kHz～20 MHz的RMS抖動(dòng)為150 fs，100 Hz～20 MHz抖動(dòng)為200 fs，時(shí)鐘輸出信號為L(cháng)VPECL/2VPECL、LVDS和LVCMOS，可以有效改善系統的性能及準確度。其特點(diǎn)是內置高性能的級聯(lián)鎖相環(huán)(共2個(gè))、低噪聲晶體振蕩器、高性能的內置壓控振蕩器以及低噪聲分頻器和驅動(dòng)器。第一個(gè)鎖相環(huán)有2個(gè)不同配置可供選擇，可以選用簡(jiǎn)單的外置晶體振蕩器或壓控晶體振蕩器模塊執行濾除抖動(dòng)功能。第二個(gè)鎖相環(huán)可利用內置壓控振蕩器產(chǎn)生低噪聲時(shí)鐘。

　　2.2 高速高流量數據存儲

　　采樣速率及分辨率越高，則轉換后的數據流傳輸帶寬越大，對后續數據傳輸的實(shí)時(shí)調度和連續存儲的要求就相應提高?，F在通常采用的方法是通過(guò)擴展位寬以降低傳輸速率[4-6]。但是，如果通過(guò)擴展位寬實(shí)現高速數據流的實(shí)時(shí)海量數據存儲必將增大設備規模，對存儲深度或者持續采集時(shí)間的限制也是非常突出的。本文對存儲容量、訪(fǎng)問(wèn)速度、存儲區管理的靈活性進(jìn)行了研究，結合FLASH存儲陣列，設計實(shí)現了基于FLASH存儲器的高速高流量數據存儲卡。該存儲卡符合CPCI 6U標準，具有模塊化、標準化、易擴展以及高穩定性等特點(diǎn)，解決了數字后處理過(guò)程中在編碼分析和協(xié)議解析階段對連續無(wú)失真采樣數據的實(shí)時(shí)存儲難題。其主要研究?jì)热莅ǎ翰捎?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/FPGA">FPGA進(jìn)行高速信號的調度處理和緩存，以解決高速數字接口的問(wèn)題；采用超大規模FPGA實(shí)現對存儲區的可在線(xiàn)配置靈活管理，以實(shí)現整個(gè)模塊的高集成度、高可靠性、存儲區管理靈活（支持冗余備份）等目標。由此實(shí)現的海量數據存儲子系統結構采用標準化、模塊化設計，具有高速率、低功耗、可移植、易擴展的特性，可以滿(mǎn)足不同任務(wù)的需要。

　　圖3所示是本文設計的基于CPCI標準的大存儲容量、高傳輸帶寬的通用數據存儲板。板載1片Stratix III E與2片Cyclone III FPGA以及96片NAND FLASH。StratixIII E是存儲板數據接收和分發(fā)的樞紐，該器件可應對存儲器較多的應用，為采用乒乓結構對數據進(jìn)行緩存提供資源，主要完成以下功能：提供高達1 Gb/s的差分傳輸速率；通過(guò)PCI接口芯片PCI9656連接到PCI總線(xiàn)上，實(shí)現64 bit的局部總線(xiàn)；通過(guò)J4/J5實(shí)現板間自定義的高速差分數據傳輸。2片低成本Cyclone III分別連接48片NAND，實(shí)現數據的高速分發(fā)和NAND陣列的二級管理。在高速數據存儲卡的設計過(guò)程中，打通主機與存儲模塊之間的數據傳輸通道是調試的重點(diǎn)，這涉及FPGA中PCI本地端匹配邏輯的設計。一個(gè)典型的基于狀態(tài)機設計的匹配邏輯時(shí)序如圖4所示。