基于FPGA實(shí)現VLIW微處理器的設計與實(shí)現

　　2.5 寫(xiě)回單元的設計

　　寫(xiě)回單元是VLIW微處理器的最后一個(gè)單元，它的功能是將執行單元的操作結果寫(xiě)回到寄存器堆中，并在讀有效的情況下，輸出相應的操作處理數據。該模塊設計相對比較簡(jiǎn)單，要實(shí)現寫(xiě)回寄存器堆的數據和該數據的目標寄存器地址，以及讀出處理單元的操作處理數據。

　　2.6 綜合仿真與測試

　　將上述所設計的模塊，運用原理圖的設計方法，按圖2 VLIW微處理模塊劃分結構進(jìn)行相應的連接，并選擇相應的器件進(jìn)行編譯測試，其仿真測試功能波形如圖6所示。圖中的波形圖添加了中間變量寄存器的波形圖，以便能夠更好地對比輸出波形，分析處理器功能。VLIW微處理器首先將要處理的數據裝入寄存器中，利用寄存器尋址的方式，對數據進(jìn)行相應的16種功能操作運算，然后利用讀的功能讀出操作處理的數據結果。

　　在圖6中，添加的中間變量是寄存器地址(memoryarray)，基本的輸入有時(shí)鐘信號(clock)、復位信號(reset)、指令(word)、數據(data)。復位信號為低電平時(shí)，電路處于有效的工作狀態(tài)，輸出相關(guān)的操作數據。運用裝載指令對寄存器依次裝入數據，在下一個(gè)時(shí)鐘脈沖時(shí)，對寄存器的數據進(jìn)行讀出操作，輸出數據有效信號輸出高電平。要看到操作處理結果就必須用讀的操作指令，操作執行的結果是存儲到寄存器中。

　　基于FPGA實(shí)現微處理器的設計是一個(gè)熱點(diǎn)，在主流設計中主要模塊的劃分一般大致相同，主要區別在于主要模塊下的小模塊劃分是完全不相同的，并且實(shí)現與設計方式也不相同。在VLIW處理器設計中，細分各個(gè)小模塊，運用硬件描述語(yǔ)言實(shí)現各個(gè)基本模塊的功能，從而最終實(shí)現整個(gè)微處理器的邏輯功能，并在開(kāi)發(fā)板進(jìn)行相應的邏輯分析與功耗分析，為實(shí)際DSP并行處理器架構提供一定的參考基礎。下階段的主要方向是進(jìn)行各個(gè)小部件的進(jìn)一步優(yōu)化設計，增強操作功能與操作指令的實(shí)現設計，進(jìn)而設計實(shí)現浮點(diǎn)VLIW微處理器。

　　參考文獻

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