基于FPGA的SoC和嵌入式系統的遠程監控系統

　　1．1 Niosii軟核CPU

　　NiosII軟核CPU是A137ERA公司推出的一種通用32位RISC嵌入式處理器，它特別為可編程邏輯進(jìn)行了優(yōu)化設計，并配備有功能完善的開(kāi)發(fā)套件，包括C/C++編譯器、集成開(kāi)發(fā)環(huán)境(IDE)、JTAG調試器等，是ALTERA公司可編程單芯片系統解決方案的核心。

　　作為一個(gè)軟核處理器，NiosII提供了可配置的硬件及軟件調試特性，包括基本的JTAG的運行控制(運行、停止、單步、存儲器等)、硬件斷點(diǎn)、數據觸發(fā)、片內和片外跟蹤、嵌入式邏輯分析儀。這些強大的工具可以在開(kāi)發(fā)階段使用，調試通過(guò)后便可以去掉，節省資源。NiosII處理器還提供了高、中、低三種不同性能的內核，通過(guò)與ALTERA提供的超過(guò)60種IP核(UART、時(shí)鐘、DMA、SDRAM、并行I／0等)結合使用，設計師可以方便地針對特定的應用創(chuàng )建一個(gè)在處理器、外設、存儲器和I／O接口方面都完美的方案。除此以外，NiosII還有很多其他優(yōu)秀的特性，如指令定制、硬件加速器等。

　　1．2 網(wǎng)絡(luò )接口單元

　　以太網(wǎng)接口芯片采用了SMSC公司專(zhuān)門(mén)用于嵌入式產(chǎn)品的LAN91C111快速以太網(wǎng)控制器。該芯片內部同時(shí)集成了以太網(wǎng)介質(zhì)訪(fǎng)問(wèn)控制器(MAC)及物理層收發(fā)器(PHY)，支持10／100M全雙工傳輸模式、自動(dòng)協(xié)商及流控等功能。其主機接口具有同步總線(xiàn)、異步總線(xiàn)等多種工作模式，可以方便地與各種體系的CPU連接。本設計中使用了異步總線(xiàn)接口模式，并與FLASH共用地址線(xiàn)和數據線(xiàn)，通過(guò)FPGA上的適配模塊連接到Avalon片內總線(xiàn)。

　　1．3 存儲器單元

　　由于存儲操作系統內核、應用程序代碼、程序數據等的需要，本系統使用了一片型號為AM29LV320D的FLASH芯片。該芯片由AMD公司推出，容量為4MB，支持CFI接口，其與AvMon總線(xiàn)的連接需要FPGA內部的總線(xiàn)適配模塊進(jìn)行時(shí)序匹配。SDRAM用于存儲運行期的程序代碼和數據，HY57V563220B(L)T為現代公司推出的容量達16MB的SDRAM，由于該芯片端口寬度可達32位，因此系統中使用單芯片即可。SDRAM讀寫(xiě)時(shí)序比較復雜，需要在FPGA中集成專(zhuān)用的SDRAM控制器IP核與其對接。

　　2 總量計數IP核

　　如圖2所示，α或γ探測器獲得的信號經(jīng)由兩級放大器串接組成的線(xiàn)性脈沖放大器放大后送至以L(fǎng)M393為核心的甄別電路進(jìn)行比較，濾掉噪聲，輸出矩形的脈沖信號。對于這個(gè)信號的處理，以MCU(微控制器)為核心的傳統核探測儀只能通過(guò)MCU上已有的硬件資源(如定時(shí)器)結合軟件來(lái)實(shí)現。

　　這種方法受制于硬件資源和MCU的速度，難以對多通道信號源進(jìn)行并行處理。本系統中，總量計數IP核即是針對此問(wèn)題而專(zhuān)門(mén)設計的硬件，使用VHDL語(yǔ)言設計實(shí)現，其內部接口符合Avalon片內總線(xiàn)從設備接口規范，可以方便地掛接在A(yíng)valon總線(xiàn)上，作為NiosII軟核cPu的一個(gè)專(zhuān)用外設。

　　總量計數IP核是網(wǎng)絡(luò )平臺FPGA中子板接口的一部分，其結構如圖3所示。α輻射總量測量與γ輻射總量測量原理類(lèi)似，下面以α測量為例介紹其工作原理。時(shí)鐘源模塊通過(guò)對主時(shí)鐘分頻產(chǎn)生一個(gè)O．1秒的脈沖信號，作為定時(shí)器計時(shí)的基準源。定時(shí)器則按照命令寄存器傳過(guò)來(lái)的采集時(shí)間產(chǎn)生所需的定時(shí)信息。

　　根據定時(shí)器的定時(shí)信息和命令寄存器的命令，控制計數器對α測量模塊傳過(guò)來(lái)的脈沖信號進(jìn)行計數，從而獲得輻射總量的計數值，該計數值被存進(jìn)FIFO中；而在另一側，NiosIICPU通過(guò)Avalon總線(xiàn)向IP核的命令寄存器寫(xiě)入相應的命令字實(shí)現對各通道的控制，例如啟動(dòng)總量計數、關(guān)閉總量計數、設置采集時(shí)間及清空FIFO等。

　　值得注意的是，來(lái)自甄別電路的α或γ計數脈沖是與本IP核工作時(shí)鐘異步的信號，而計數器的值最終是需要存人。FIF0的，因此對α或γ計數脈沖都以主時(shí)鐘進(jìn)行二次鎖存并整形，使每個(gè)異步計數脈沖產(chǎn)生一個(gè)只持續一個(gè)主時(shí)鐘周期的同步脈沖。以該脈沖進(jìn)行計數，不僅解決了異步信號同步的問(wèn)題，而且有效地濾除了干擾脈沖，使計敦值準確。