基于異步FIFO和PLL的雷達數據采集系統

　　1 引言

　　隨著(zhù)雷達系統中數字處理技術(shù)的飛速發(fā)展，需要對雷達回波信號進(jìn)行高速數據采集。在嵌入式條件下，要求獲取數據的速度越來(lái)越快。精度越來(lái)越高，以致數據量及處理速度要求大增。為避免數據處理不及時(shí)，發(fā)生數據丟失，影響系統可靠性，要進(jìn)一步提高系統實(shí)時(shí)性，必須研究開(kāi)發(fā)高速嵌入式雷達信號采集系統。這里結合高速嵌入式數據采集系統，提出一種基于CvcloneⅢ FPGA實(shí)現的異步FIFO和鎖相環(huán)(PLL)結構來(lái)實(shí)現高速緩存，該結構可成倍提高數據流通速率，增加數據采集系統的實(shí)時(shí)性。采用FPGA設計高速緩存，能針對外部硬件系統的改變，通過(guò)修改片內程序以應用于不同的硬件環(huán)境。由于FPGA可重配置，可通過(guò)對其編程修改其電路功能，方便后續的系統升級。

　　2 高速雷達數據采集系統結構

　　圖1為高速雷達數據采集系統結構框。

　　通過(guò)下變頻將接收的射頻信號變換為適合A/D采樣的中頻信號。再經(jīng)A/D轉換器轉換為數字信號，然后FPGA中異步FIFO構成的高速緩存將中頻采樣數據變換為與存儲器寫(xiě)時(shí)間相匹配的低速數據并存儲到RAM中。DSP及其他數據處理器通過(guò)與RAM或FIFO間進(jìn)行數據傳遞，分析處理雷達回波信號，就可獲取信號的特征和特征參數。如果DSP不通過(guò)緩存而直接與A/D相連，在采樣過(guò)程中，若A/D連續采樣數據，DSP一直處于連續的間隔讀數狀態(tài)，這將占用DSP大部分處理時(shí)間，導致DSP不能進(jìn)行其他工作。也可能出現上一次的數據還沒(méi)被DSP處理完，下一次采集過(guò)程就開(kāi)始的情況。如果選取更高速的A/D轉換器，甚至會(huì )發(fā)生數據丟失，破壞系統的可靠性。同時(shí)由于DSP不直接與A/D轉換器相連，所以A/D轉換器的升級或替代都不會(huì )影響原來(lái)的數據采集系統，且使用高速緩存后數據采集速率可達所采用的A/D轉換器輸出的最高速率，能充分發(fā)揮DSP算法處理功能強大、速度高的優(yōu)勢。而采用CycloneⅢFPGA設計高速緩存，設計靈活、通用性強。整個(gè)系統具有實(shí)時(shí)性高、體積小、開(kāi)發(fā)周期短、易于維護和擴展、適于實(shí)時(shí)信號處理等多個(gè)優(yōu)點(diǎn)。高速雷達數據采集系統的設計主要包括高速A/D轉換電路、讀寫(xiě)控制邏輯電路、由雙時(shí)鐘FIFO構成的高速緩存電路、鎖相環(huán)、外部有源品振等，盡量選用高速器件以提高數據采集系統的瞬時(shí)帶寬和存儲深度。

　　高速A/D轉換器采用MAX101A，其最高采樣速率可達到500 Ms/s，采樣精度為8 bit，該器件屬于直接轉換式模數轉換器即Flash A/D轉換器，其特點(diǎn)是速度快，內置1.2 GHz帶寬的采樣保持放大器，特有的量化設計使其具有較好的動(dòng)態(tài)特性。如果采集系統需更高的采樣速率，可使用多片A/D交替采樣。FPGA采用EP3C120，EP3C120利用65 nm低功耗工藝，不但實(shí)現低功耗，還具有豐富的邏輯(120 KB邏輯單元)、存儲器(高達4 Mbit)，及數字信號處理資源(288個(gè)DSP乘法器)。EP3C120的低功耗特性和其大容量的存儲器使其非常適合嵌入式高速雷達數據采集系統設計。采用異步FIFO構成的高速緩存即是使用FPGA巾高達4 Mbit容量的存儲器。由于該器件具有乘法器，可輔助DSP器件完成一些計算密集型的算法。

　　由于一般采用品振作為時(shí)鐘源，通過(guò)上下變頻得到各個(gè)單元需要的時(shí)鐘，但這又提高了系統的復雜度。這里采用CycloneⅢ系列FPGA可方便地解決此問(wèn)題.EP3C120內部集成有4個(gè)PLL單元，各個(gè)PLL可為不同模塊提供不同的時(shí)鐘，只需為系統提供一個(gè)高穩定的晶振，通過(guò)PLL單元進(jìn)行時(shí)鐘上下變頻即可。