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異步fifo
異步fifo 文章 進(jìn)入異步fifo技術(shù)社區
基于異步FIFO實(shí)現不同時(shí)鐘域間數據傳遞的設計
- 摘 要：數據流在不同時(shí)鐘域間的傳遞一直是集成電路芯片設計中的一個(gè)重點(diǎn)問(wèn)題。本文通過(guò)采用異步FIFO的方式給出了這個(gè)問(wèn)題的一種解決方法，并采用Verilog 硬件描述語(yǔ)言通過(guò)前仿真和邏輯綜合完成設計。 關(guān)鍵詞：異步FIFO；時(shí)鐘域；Verilog引言當今集成電路設計的主導思想之一就是設計同步化，即對所有時(shí)鐘控制器件(如觸發(fā)器、RAM等)都采用同一個(gè)時(shí)鐘來(lái)控制。但在實(shí)際的應用系統中，實(shí)現完全同步化的設計非常困難，很多情況下不可避免地要完成數據在不同時(shí)鐘域間的傳遞(如高速模塊
- 關(guān)鍵字： Verilog 時(shí)鐘域 異步FIFO
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異步fifo介紹
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